尤云霞
- 作品数：29 被引量：18H指数：3
- 供职机构：中国科学院微电子研究所更多>>
- 发文基金：北京市自然科学基金国家自然科学基金北京市教委科技发展计划更多>>
- 相关领域：电子电信自动化与计算机技术电气工程更多>>
- 一种工艺浮动容忍的读取时序生成装置
- 本申请公开了一种读取时序生成装置，包括：被读取单元输出灵敏放大器和N个被读取单元单列结构，每个被读取单元单列结构具有预充电端、字线端和控制端，预充电端用于为所述被读取单元单列结构的位线充电，字线端用于选择被被读取单元，所...
- 陈巍巍陈岚尤云霞
- 文献传递
- 一种存储器读取装置、存储器及电子设备
- 本发明涉及一种存储器读取装置、存储器及电子设备，属于集成电路技术领域，解决工艺浮动对读取时序的影响问题；存储器读取装置包括主动配置的存储器读取时序发生装置，用于根据主动配置信息，产生读取时序信号，对存储器存储阵列的数据读...
- 陈巍巍陈岚尤云霞
- 文献传递
- 读取时序生成装置
- 本申请公开了一种读取时序生成装置，包括：被读取单元输出灵敏放大器和N个被读取单元单列结构，每个被读取单元单列结构具有预充电端、字线端和控制端，预充电端用于为所述被读取单元单列结构的位线充电，字线端用于选择被被读取单元，所...
- 陈巍巍陈岚尤云霞
- 文献传递
- 3～6GHz SiGe HBT Cascode低噪声放大器的设计被引量：5
- 2012年
- 基于Jazz 0.35μm SiGe工艺设计一款满足UWB和IEEE802.11a标准的低噪声放大器.采用并联电感峰化技术与Cascode结构来展宽带宽;完成了芯片版图的设计,芯片面积为1.16 mm×0.78 mm;在带宽为3～6 GHz范围内,最大增益为26.9 dB,增益平坦度为±0.9 dB.放大器的输入输出匹配良好,其回波损耗S11和S22均小于-10dB,输入与输出驻波比小于1.5,1 dB压缩点为-22.9 dBm.在整个频段内,放大器无条件稳定.
- 丁春宝张万荣谢红云沈珮陈亮尤云霞孙博韬王任卿
- 关键词：低噪声放大器SIGE异质结双极晶体管
- 一种主动配置的存储器读取装置、存储器及电子设备
- 本发明涉及一种主动配置的存储器读取装置、存储器及电子设备，属于集成电路技术领域，解决工艺浮动对读取时序的影响问题；存储器读取装置包括主动配置的存储器读取时序发生装置，用于根据主动配置信息，产生读取时序信号，对存储器存储阵...
- 陈巍巍陈岚尤云霞
- 文献传递
- 新型3.1～6GHz高增益超宽带低噪声放大器被引量：1
- 2010年
- 在传统的窄带达林顿结构放大器基础上,提出一种新型高增益超宽带达林顿结构低噪声放大器.该放大器采用高频低噪声晶体管,采用电感补偿技术和正实电阻补偿技术,保持了达林顿放大器高增益的优点,而且也取得了低噪声、良好输入输出匹配和宽带稳定性.通过优化设计,新型放大器在3.1～6 GHz内,增益S21高达21 dB,变化不超过0.3 dB,噪声系数F为1.5～2.1 dB,输入输出反射系数S11和S22都小于-14 dB,在宽带内保持稳定.
- 沈珮张万荣金冬月谢红云尤云霞孙博韬肖盈
- 关键词：低噪声放大器超宽带电流增益
- Cascode射频有源电感的设计被引量：3
- 2011年
- 基于Cascode结构,提出了采用双共基异质结双极型晶体管级联反馈射频有源电感的设计方法,并与电阻反馈、单共基晶体管反馈构成的两种有源电感进行了比较。分别从理论上推导出了这三种不同反馈支路的有源电感的输入阻抗与等效电感,同时分析了影响其性能的因素。最终采用Jazz0.35μm SiGe BiCMOS工艺,利用安捷伦射频仿真软件ADS,对电路进行了验证。结果表明,采用双共基晶体管级联反馈构成的有源电感,兼具有电感值大,品质因数高等优点。
- 尤云霞张万荣金冬月谢红云沈珮丁春宝孙博韬
- 关键词：有源电感品质因数
- 一种内建自测试电路及存储器
- 本发明公开了一种内建自测试电路及存储器。该内建自测试电路，包括：数字压控振荡器，用于生成高频时钟信号；时钟信号控制模块，用于在高速测试时，将高频时钟信号输入地址输入通道、数据输入通道、输出通道和被测设备；地址输入通道，用...
- 陈巍巍陈岚尤云霞秦毅
- 文献传递
- 一种内存区计算的与非运算电路、内存芯片和计算机
- 本申请提供一种内存区计算的与非运算电路、内存芯片和计算机，所述内存区计算的与非运算电路，包括：依次连接的位线预充电路、存储阵列以及反相结构，所述与非运算电路位于计算机的内存中，使内存具有与非运算功能，数据的与非运算能够在...
- 陈巍巍陈岚尤云霞王家蕊
- 文献传递
- 一种克服存储单元工艺浮动的MRAM读取装置和方法
- 本发明提供了一种克服存储单元工艺浮动的MRAM读取装置和方法，所述装置包括至少两个存储单元阵列，设置于每两个存储单元阵列之间的参考电阻列、与参考电阻列和存储单元阵列连接的参考电流生成电路、和与参考电流生成电路连接的灵敏放...
- 陈巍巍陈岚尤云霞
- 文献传递
