由于穿戴设备的能量限制对ADC的功耗提出了更高的要求,所以在本设计的12位高精度低功耗SAR ADC中DAC部分采用VCM-Based电容开关时序来降低功耗;比较器部分通过在低精度模式和高精度模式间切换的方法来减少功耗,同时合理设计脉宽,降低工作时间,进一步降低功耗;SAR逻辑部分的时钟信号由比较器输出控制,减少不必要的功耗浪费,同时实现较高的无杂散动态范围。设计基于CSMC 0.18μm CMOS工艺,在1.8 V电源电压和10 k Sps的采样频率下,得到ADC的性能参数为:无杂散动态范围(SFDR)83.97 d B,信噪失真比(SNDR)71.92 d B,有效位数(ENOB)11.65 bit,总功耗868 n W,品质因数(FOM)28.6 f J/Conv,芯片面积472μm×199μm。
设计了一种单循环8位300 MS/s低功耗异步SAR ADC。设计基于内部时钟电路,实现异步算法,使得ADC整体速度得到提升。采用分裂式顶端采样DAC阵列、高速比较器、自举开关以及低功耗动态逻辑单元,使得电路在高速转换下可以保持低功耗。基于SMIC 65 nm工艺实现,在1.2V电源电压以及300 MS/s的采样频率下,总功耗为0.84 m W。ADC的信噪失真比(SNDR)达到47.9 d B,有效位数(ENOB)达到7.6位,品质因数为16.6 f J/Conv。
基于CSMC 180 nm CMOS工艺,设计了一款8位逐次逼近(SAR)A/D转换器芯片。采用了改进型的DAC结构,不仅解决了最高位电容对SAR ADC速度的影响,而且提高了高速动态锁存比较器电路的效率。仿真结果表明,在输入信号为25 MHz、采样频率51 MS/s的条件下进行仿真,该A/D转换器的功耗为0.61 m W,FOM值为89 f J/conv,信号噪声失真比(SNDR)为44.34 d B,无散杂动态范围(SFDR)为51.6 d B,有效位数(ENOB)为7.07 d B。在固定单位电容的结构中,只在差分结构两端最高位各增加一个寄存器资源的条件下,以增加0.05 m W的功耗代价,使速度相对于传统结构提高了一倍。
