兰方勇
- 作品数：3 被引量：11H指数：2
- 供职机构：合肥工业大学更多>>
- 发文基金：国家教育部博士点基金国家自然科学基金更多>>
- 相关领域：自动化与计算机技术电子电信更多>>
- 一种针对3D芯片的BIST设计方法被引量：7
- 2012年
- 提出了一种基于分层结构的内建自测试(BIST)设计方法—3DC-BIST(3D Circuit-BIST)。根据3D芯片的绑定前测试和绑定后测试阶段,针对3D芯片除底层外的各层电路结构,采用传统方法,设计用于绑定前测试的相应BIST结构;针对3D芯片底层电路结构与整体结构,通过向量调整技术,设计既能用于底层电路绑定前测试又能用于整体3D芯片绑定后测试的BIST结构。给出了一种针对3D芯片的BIST设计方法,与传统方法相比减少了面积开销。实验结果表明该结构在实现与传统3D BIST方法同样故障覆盖率的条件下,3D平面面积开销相比传统设计方法减少了6.41%。
- 王伟高晶晶方芳陈田兰方勇李杨
- 关键词：3D芯片内建自测试
- 3D-SIC中多链式可配置容错结构被引量：7
- 2012年
- 三维(3-Dimension)芯片结构由于有着高密度、高速率、低功耗等优点而逐渐成为超大规模集成电路技术中的热门研究方向之一,在3D结构中通过使用硅通孔来连接垂直方向上的不同模块单元。但TSV在生产过程中会出现部分失效,导致整个芯片的失效。鉴于此,提出了多链式可配置容错结构,通过配置交叉开关单元,将TSV链与增加的冗余TSV导通的方法实现失效TSV的修复。实验表明整体修复率可以达到99%以上,同时面积开销和传输延迟也较低。
- 王伟董福弟方芳兰方勇陈田刘军
- 关键词：容错
- 基于FPGA的内建自测试设计与实现
- 随着系统芯片 SOC(System-on-a-Chip)快速发展，集成电路在测试方面面临到严峻的考验。例如：产品的安全可靠性、产品的成品率、测试费用增加、测试难度、测试功耗、测试数据量和测试时间等等问题。而这些挑战提升了...
- 兰方勇
- 关键词：现场可编程门阵列SOC芯片
- 文献传递
