孟海波
- 作品数：2 被引量：5H指数：1
- 供职机构：中国科学院计算技术研究所更多>>
- 发文基金：国家自然科学基金国家重点实验室开放基金北京市教委科技计划面上项目更多>>
- 相关领域：自动化与计算机技术电子电信更多>>
- 一款用于多媒体处理的异构多核系统芯片的可测试性设计被引量：1
- 2014年
- 随着集成电路工艺的发展,系统芯片(SoC)集成已成为超大规模集成电路的主流设计方法.SoC设计具有强调自顶向下设计、突出设计重用性、重视低功耗的特点,给集成电路的可测试性设计带来了严峻的挑战.本文针对一款用于多媒体处理的异构多核系统芯片DPU-m,提出了一套完整的可测试性设计方案,支持3种工作模式:功能模式、存储器内建自测试模式以及扫描测试模式,并进行了设计实现和评估.针对逻辑电路的可测试性设计,采用自顶向下的模块化设计思想,提出并实现了一种分布式与多路选择器相结合的测试访问机制,实验结果表明,DPU-m逻辑电路单固定型故障的测试覆盖率为98.58%,满足设计方要求;针对实速时延测试的需求,设计并实现了基于片上时钟生成器的时钟控制单元,可在片上支持不同时钟域、6种时钟频率的实速时延测试;针对存储器电路的自测试,设计并实现了串并行结合的存储器内建自测试结构,在最大测试功耗的约束下有效地减少了测试时间;进一步设计了顶层测试结果输出电路,满足了设计方要求的诊断分辨率,若以100 MHz的频率进行测试,测试时间为14 ms.
- 刘辉聪孟海波李华伟邓家超李晓维
- 关键词：可测试性设计测试访问机制测试调度存储器内建自测试
- 面向门级网表的VLSI三模冗余加固设计被引量：4
- 2014年
- 航天器在宇宙空间易受粒子的影响而产生错误,三模冗余技术是一种有效的容错机制。但是,现有的三模冗余加固设计一般是一款芯片定制一套加固方案,无法做到通用性。提出一种功能无关的VLSI门级网表三模冗余加固通用设计方案。通过对时序器件和组合逻辑器件进行不同的加固设计,实现三模冗余。根据对不同的工艺库的识别与理解,本方案还进行了驱动能力优化等。通过将上述方案工具化,并利用已有的众核处理器网表进行实验评估,全局时序器件加固面积增加为原始网表面积的185%,局部时序器件加固面积增加为原网表的1%-80%,加固方案可按设计需求配置。实验数据表明,加固后的网表中关键路径的平均时延增加为22.15%-22.86%,在设计需求配置下,性能可满足用户要求。
- 徐冉冉孟海波桂小琰申小伟安述倩
- 关键词：可靠性三模冗余组合逻辑
