盛炜
- 作品数：17 被引量：15H指数：3
- 供职机构：中国电子科技集团第五十八研究所更多>>
- 发文基金：国家自然科学基金模拟集成电路重点实验室基金江苏省自然科学基金更多>>
- 相关领域：电子电信自动化与计算机技术更多>>
- 基于JESD204B协议的并行加解扰电路被引量：4
- 2019年
- 针对串行加解扰电路存在功耗大、数据处理速度慢、串行扰码需要较高时钟频率等问题,提出了一种基于JESD204B协议的新型并行加解扰电路,通过由矩阵推导出的算法实现32位数据并行加扰/解扰。使用Verilog HDL对电路进行RTL级设计,并通过Cadence公司的NCVerilog软件进行验证。结果表明,该电路能够正确实现加解扰功能,并且可以使用312.5 MHz的时钟处理10 Gb/s的数据。采用65 nm CMOS工艺制作样片,测试结果表明,该电路符合设计要求。该加解扰电路对于高速数据通信芯片的自主可控设计与实现具有重要的参考价值。
- 金东强万书芹陶建中盛炜
- 关键词：扰码解扰
- 一种带同步功能DDS电路
- 本发明公开一种带同步功能DDS电路，属于集成电路领域，包括同步接收电路、同步发送电路、时钟分频及控制器、相位累加器、相幅转换器、数据合成器和数模转换器。在外部输入同步信号后，数字内核会自动与同步输入信号上升沿同步。本发明...
- 张涛张皓然盛炜王家琪吴江
- 电流舵DAC的熔丝校准单元电路
- 本发明公开一种电流舵DAC的熔丝校准单元电路，属于集成电路领域，包括第一D触发器，第二D触发器，第三D触发器，或门，第一与门，第二与门，熔丝电阻，第一PMOS管，第一NMOS管，第二NMOS管，缓冲器和第二PMOS管；其...
- 张涛张甘英王佳琪梁思思盛炜
- 文献传递
- 一种基于JESD204B协议的发送端电路
- 本发明公开一种基于JESD204B协议的发送端电路，属于高速数据传输技术领域，包括传输层、加扰模块和数据链路层。传输层包括数据组合模块和映射单元，实现从原始采样数据到通道数据的映射；加扰模块对所述传输层输出的数据进行加扰...
- 邵杰万书芹盛炜叶明远
- 文献传递
- 一种基于SPI通信协议的一次性熔丝修调电路
- 本发明公开一种基于SPI通信协议的一次性熔丝修调电路，属于电子电路领域，包括SPI通信模块和熔丝烧写数字逻辑电路；SPI通信模块包括正常模式和熔丝模式；正常模式包含数据位、控制位和冗余位；熔丝模式包含熔丝地址位、熔丝控制...
- 张皓然张涛盛炜吴江王佳琪
- 一种符合JESD204B协议的发送端设计电路
- 本实用新型公开一种符合JESD204B协议的发送端设计电路，属于高速数据传输技术领域，包括传输层、加扰模块和数据链路层。传输层包括数据组合模块和映射单元，实现从原始采样数据到通道数据的映射；加扰模块对所述传输层输出的数据...
- 邵杰万书芹盛炜叶明远
- 文献传递
- 基于JESD204B协议的发送端电路设计被引量：4
- 2021年
- 在深入分析JESD204B协议内容的基础上,通过数据组合和数据映射2个模块实现传输层,通过同步、对齐字符插入模块和编码3个模块实现数据链路层。采用Verilog HDL基于4路并行处理设计了符合协议要求的发送端电路RTL模型,设计的模型能够支持9种链路配置,每种配置均支持N′=16和N′=8。UVM验证系统验证结果表明设计的模型能够实现和接收端的链路同步,且接收端解帧结果和发送端原始数据完全一致。基于某65 nm工艺库的综合结果表明,设计的电路单个通道最高工作频率为1.25 GHz,能够满足协议支持的最高速度。
- 邵杰万书芹叶明远盛炜
- 关键词：传输层数据链路层
- 一种延迟可配置的异步FIFO电路
- 本发明公开一种延迟可配置的异步FIFO电路，属于集成电路领域，包含整数延迟和小数延迟。由数字上变频的插值倍数决定FIFO小数延迟的最大允许值，由FIFO存储单元数量决定FIFO整数延迟的最大允许值。根据与读时钟同频，且相...
- 薛颜万书芹陈婷婷邵杰王俊杰蔡国文任凤霞盛炜
- 文献传递
- 用于高速模数转换器的非对称全差分参考电压缓冲器被引量：2
- 2020年
- 针对现有高速高精度模数转换器(ADC)芯片内部参考电压缓冲器需要牺牲很大功耗来满足精度和速度要求的问题,提出了一种具有非对称AB类输出级的全差分参考电压缓冲器,能够以较低的运放增益满足缓冲器高精度的需求,从而显著降低缓冲器的功耗。通过引入非对称的输出结构,参考电压缓冲器只需要满足高带宽,不再需要较高的开环增益;输入级采用互补结构进一步降低了功耗;为了消除传统结构所引入的高阻节点,提出了低输出阻抗的AB类驱动电路,提高了带宽。仿真结果表明,在负载为20 pF的片内滤波电容的情况下,参考电压缓冲器的功耗为27 mW,建立时间小于2.5 ns,与相近性能的电路相比,所提电路的功耗更低。其中运放的单位增益带宽为602 MHz,相位裕度为61°。所提出的参考电压缓冲器应用于一款双通道14位200 MHz的流水线ADC中,测试结果表明,ADC的信号噪声失真比达到73 dB,所提出的电路结构能以较低的功耗实现较高的精度和速度。
- 焦子豪张瑞智金锴盛炜张鸿
- 关键词：高速模数转换器AB类放大器
- 用于高速模数转换器的电荷泵型低抖动时钟管理电路被引量：1
- 2020年
- 针对高速模数转换器(ADC)对时钟信号的占空比以及低抖动的要求,提出了一种电荷泵型的时钟管理电路,利用电荷泵构成两个闭环回路,分别实现占空比稳定和可调双相不交叠时钟产生功能。电荷泵对时钟相位的积分功能可实现宽范围的时钟占空比调节,并能明显抑制电源噪声对时钟下降沿抖动的影响。该时钟管理电路采用0.18μm标准CMOS工艺设计。版图寄生参数提取后的仿真结果表明:该时钟管理电路可在40~200 MHz频率范围内,将20%~80%的输入占空比稳定地调整到45%~55%的范围内;在200 mV电源干扰的条件下,输出时钟抖动可降低到传统RC型占空比稳定电路的1/10之下。将该时钟电路应用于一款双通道、200MSPS、14位的流水线ADC中,测试结果表明ADC的信号噪声失真比达到了73.01 dB。
- 李楠楠黄正波季惠才盛炜张鸿
- 关键词：流水线ADC电荷泵
