董磊
- 作品数：4 被引量：1H指数：1
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- 高性能低功耗高速缓存的V-LRU RAM单周期清零技术
- 2012年
- 提出并实现了一种高速缓存的V-LRU RAM单周期清零技术。运行操作系统的CPU在不同任务之间切换时,需要对V-LRU RAM清零。使用传统的计数器依次清空V-LRU RAM的各行,CPU会白白浪费很多个时钟周期。在一个时钟周期对V-LRU RAM清空,可以大大提高CPU的性能。在四路组相联的高速缓存设计中,容量为16k、8k和4k字节时,使用该技术可以将以前的256、128和64个时钟周期降低到只有1个时钟周期。基于SMIC 0.13μm工艺,实现该技术的硬件电路面积为6 312.8μm2,且高速缓存的缺失率保持在非常低的水平。这种技术同样适用于对RAM需要单周期清空的场合。
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- 关键词：RAM高速缓存时钟周期
- 一种12位50 MSPS流水线逐次逼近A/D转换器
- 2010年
- 提出了一种两相非交叠时钟双SHA结构的12位50 MSPS流水线逐次逼近A/D转换器。电路在OrCAD/PSpice10.5平台上进行仿真和测试。结果表明,该A/D转换器最高采样速率为50 MSPS。在0.05 MHz和0.10 MHz信号输入下,有效位数分别为11.4位和10.7位;在2.00 MHz和4.00 MHz下,有效位数分别为7.4位和7.1位。给出了A/D转换器的总体结构和模块结构,以及测试波形和动态测试结果。
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- 关键词：A/D转换器
- 一种位复用近似LRU替换算法的分析与研究
- 2010年
- 提出并实现了4-way组相联高速缓存设计[1]中能够减少电路复杂性、节省Valid RAM空间的5-bit位复用近似LRU算法,其基本方法是通过位比较对4-way数据访问先后进行排序、对Valid位和比较位进行复用。给出了不命中时的替换选择电路逻辑和通过VHDL实现后的测试结果。相关结果表明,该算法实现电路简单,占用面积小,且命中率高:在指令高速缓存设计中,高速缓存大小为1 kB时,测试的平均命中率为90.2%,4 kB时为92.3%,16 kB时为94.2%。
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- 关键词：组相联高速缓存命中率
- 高压缩V-LRU算法的研究与实现被引量：1
- 2011年
- 提出并实现了基于四路组相联高速缓存的高压缩V-LRU算法。该算法将有效位和近似LRU标志位压缩到只有4位,可以大大减少电路面积,且高速缓存的缺失率基本保持不变。在高速缓存容量为8kByte时,高压缩V-LRU算法的缺失率与7-bit位比较近似V-LRU算法、5-bit位复用近似V-LRU算法基本相同,而相对于9-bit近似V-LRU算法也只增加大约0.9%。基于SMIC 0.13μm工艺,高压缩V-LRU算法的电路面积相对于9-bit、7-bit和5-bit V-LRU算法,分别减少10 925.8μm2、6 415.5μm2和2 142.1μm2。而且,如果增加高速缓存的容量,4种近似V-LRU算法缺失率的差别将变得更小,但是,高压缩V-LRU算法的电路面积优势将会更加明显。
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- 关键词：高速缓存
