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张春妹

作品数：13 被引量：4H指数：1
供职机构：西安微电子技术研究所更多>>
相关领域：自动化与计算机技术电子电信更多>>

合作作者

文献类型

  • 12篇专利
  • 1篇期刊文章

领域

  • 3篇自动化与计算...
  • 1篇电子电信

主题

  • 4篇芯片
  • 3篇接口
  • 2篇带宽
  • 2篇带宽扩展
  • 2篇端口
  • 2篇对齐
  • 2篇译码
  • 2篇异步
  • 2篇硬件
  • 2篇硬件控制
  • 2篇用户
  • 2篇用户程序
  • 2篇预处理
  • 2篇上电复位
  • 2篇时钟
  • 2篇时钟输出
  • 2篇输出电路
  • 2篇数据对齐
  • 2篇双端口
  • 2篇双端口SRA...

机构

  • 13篇西安微电子技...

作者

  • 13篇张春妹
  • 8篇赵翠华
  • 7篇李磊
  • 2篇张洵颖
  • 2篇李红桥
  • 2篇张海金
  • 2篇王会敏
  • 2篇杨博
  • 1篇裴茹霞
  • 1篇龚龙庆

传媒

  • 1篇微电子学与计...

年份

  • 1篇2023
  • 3篇2022
  • 1篇2021
  • 1篇2020
  • 3篇2019
  • 2篇2018
  • 1篇2017
  • 1篇2015
共 13 条 记 录，以下是 1-10
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排序方式：
一种基于带宽扩展交叉编址的双端口SRAM访问控制系统及方法
本发明公开了一种基于带宽扩展交叉编址的双端口SRAM访问控制系统及方法，系统包括片内存储体、2个片选生成单元、交叉编址访问处理单元、数据对齐控制单元、数据拼接单元和容量可变缓存区，方法包括主机访问控制接口访问方法和多硬件...
李磊楚亚楠张斌张春妹
一种支持串行和并行模式的低开销AD控制器电路
本发明公开了一种支持串行和并行模式的低开销AD控制器电路，AD控制器连接3个AD转换器，AD控制器内部包括1个串行控制器、3个并行子控制器、1套全局寄存器、3套子控制器寄存器、1个FIFO控制模块、1个MUX单元和1个片...
罗敏涛张春妹赵翠华田超张嘉骏
一种面向FPGA的多路通用化配置加载控制系统及方法
本发明公开了一种面向FPGA的多路通用化配置加载控制系统及方法，包括主机接口、主机接口选择模块、帧解析模块、寄存器配置模块、存储器控制模块和FPGA加载控制模块，各模块之间通过互连的交互信号完成整个系统的配置加载控制工作...
张春妹李磊张洵颖裴茹霞
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一种基于带宽扩展交叉编址的双端口SRAM访问控制系统及方法
本发明公开了一种基于带宽扩展交叉编址的双端口SRAM访问控制系统及方法，系统包括片内存储体、2个片选生成单元、交叉编址访问处理单元、数据对齐控制单元、数据拼接单元和容量可变缓存区，方法包括主机访问控制接口访问方法和多硬件...
李磊楚亚楠张斌张春妹
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一种通用化的FPGA配置系统及方法与重配置系统及方法
本发明公开了一种通用化的FPGA配置系统及方法与重配置系统及方法，包括外部存储单元、FPGA配置单元、FPGA重配置单元和FPGA群；FPGA配置单元包括FPGA配置控制模块和配置监测模块；FPGA重配置单元包括FPGA...
李磊张春妹赵翠华田超
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一种SoC系统复位期间锁相环稳定时钟输出电路
本发明一种SoC系统复位期间锁相环稳定时钟输出电路，包括复位预处理模块、锁相环和时钟生成模块；所述复位预处理模块的输入端连接复位输入和时钟输入，输出端输出预处理后复位信号；锁相环的输入端连接预处理后复位信号、时钟输入和配...
赵翠华张海金张春妹王会敏李红桥张斌谢琰瑾
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一种基于两级BOOT结构的系统级芯片
本发明公开了一种基于两级BOOT结构的系统级芯片，包括存储器控制器，存储控制器通过片内总线连接处理器，片内总线连接片内ROM；其中存储器控制器连接存储区一和存储区二；其中存储区一包括串行PROM和并行MRAM，且存储器控...
罗敏涛赵翠华张春妹刘思源杨博
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一种存储体内部多异步接口访问控制装置及方法
本发明公开了一种存储体内部多异步接口访问控制装置及方法，包括端口自采样单元、同步处理单元、逻辑控制单元以及数据控制单元；端口自采样单元一端与多异步接口连接，另一端依次连接同步处理单元、逻辑控制单元、存储体以及数据控制单元...
李磊张斌楚亚楠张春妹
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一种存储体内部多异步接口访问控制装置及方法
本发明公开了一种存储体内部多异步接口访问控制装置及方法，包括端口自采样单元、同步处理单元、逻辑控制单元以及数据控制单元；端口自采样单元一端与多异步接口连接，另一端依次连接同步处理单元、逻辑控制单元、存储体以及数据控制单元...
李磊张斌楚亚楠张春妹
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一种SoC系统复位期间锁相环稳定时钟输出电路
本发明一种SoC系统复位期间锁相环稳定时钟输出电路，包括复位预处理模块、锁相环和时钟生成模块；所述复位预处理模块的输入端连接复位输入和时钟输入，输出端输出预处理后复位信号；锁相环的输入端连接预处理后复位信号、时钟输入和配...
赵翠华张海金张春妹王会敏李红桥张斌谢琰瑾
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