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段延亮

作品数:2 被引量:1H指数:1
供职机构:西北工业大学计算机学院更多>>
发文基金:西北工业大学研究生创业种子基金国家自然科学基金更多>>
相关领域:自动化与计算机技术电子电信更多>>

文献类型

  • 2篇中文期刊文章

领域

  • 1篇电子电信
  • 1篇自动化与计算...

主题

  • 1篇电路
  • 1篇抖动
  • 1篇延迟锁相环
  • 1篇噪声
  • 1篇正电子
  • 1篇正电子发射
  • 1篇正电子发射断...
  • 1篇失配
  • 1篇锁相
  • 1篇锁相环
  • 1篇可扩展
  • 1篇集成电路
  • 1篇核设计
  • 1篇IP核
  • 1篇IP核设计
  • 1篇JTAG
  • 1篇超大规模集成
  • 1篇超大规模集成...
  • 1篇大规模集成电...
  • 1篇VERILO...

机构

  • 2篇西北工业大学

作者

  • 2篇高武
  • 2篇魏廷存
  • 2篇段延亮
  • 2篇许望洋

传媒

  • 1篇微电子学与计...
  • 1篇微处理机

年份

  • 2篇2012
2 条 记 录,以下是 1-2
排序方式:
用于混合信号VLSI的可扩展JTAG控制器IP核设计
2012年
正电子发射断层成像系统(PET)前端读出电路是数模混合信号超大规模集成电路芯片.针对多通道高性能PET专用集成电路芯片的特点,采用JTAG控制器对该芯片进行初始控制和辅助测试.采用TSMC 0.18μmCMOS工艺设计实现了一个可扩展的JTAG控制器IP核,支持14组可扩展控制信号和16个多位寄存器扫描链的读/写操作,并配备定制的底层驱动软件.该JTAG控制器IP核还可用于其它混合信号VLSI的控制与测试,具有较强的通用性和工程实用价值.
段延亮魏廷存高武许望洋
关键词:超大规模集成电路正电子发射断层JTAG可扩展IP核
延迟锁相环的Verilog-A精确建模与仿真被引量:1
2012年
分析了噪声以及器件失配对延迟锁相环的抖动影响,并对延迟锁相环的各模块进行了Verilog-A精确建模和性能仿真。仿真结果表明,器件失配对延迟链中间相输出的抖动影响最大,产生了约50ps的偏移;而噪声对延迟链最后一相输出的抖动影响最大,其peak-to-peak抖动值达到85ps。另外,与电路晶体管级仿真相比,通过Verilog-A建模节省了大量仿真时间,极大地提高了设计效率。
许望洋魏廷存高武段延亮
关键词:延迟锁相环抖动失配噪声
共1页<1>
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