魏思捷
- 作品数：3 被引量：1H指数：1
- 供职机构：河北工业大学计算机科学与软件学院更多>>
- 发文基金：国家自然科学基金河北省高等学校科学技术研究青年基金更多>>
- 相关领域：自动化与计算机技术更多>>
- 前导数字并行纠错单元的设计与仿真
- 2017年
- 对前导数字预测算法的误差修正逻辑进行分析改进和设计实现,重点对该误差修正纠错模块的逻辑设计进行了分析证明,依据设计的逻辑表达式对其电路进行了设计.同时采用硬件描述语言VerilogHDL编程,结果使用QuartusⅡ进行仿真验证.使用性能分析软件对提出的纠错逻辑方案进行验证,可以看出本纠错单元的电路在电路面积和功耗上都有明显的改善.
- 魏思捷富坤袁玉倩耿跃华
- 关键词：VERILOGHDL
- 前导0预测算法前缀模型的研究与实现
- 2017年
- 前导0预测算法对浮点加法运算的研究非常重要,通过对现有浮点加法分析发现,前导0预测模块处于运算的关键路径,提高前导0预测模块的性能会使整体性能提高。从前缀计算角度提出一系列的定义、定理,并证明了前导0检测算法本质上都可以归结为前缀计算问题,从而该问题可以采用二分递归方法求解。在前导0预测过程中,首先通过对加法运算量做"借位留存"的减法,把两个运算量的预测转换为{1,0,-1}数字字符集上的数字串的特征检测问题。接着采用消除连续"-1"串的重编码技术得到一种统一的位串形式。最后设计出基于位串构成形式前导0位数的二分递归判断方法。
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- 三操作数的前导1预测算法纠错编码模块的设计与实现被引量：1
- 2016年
- 针对三操作数预测算法中的预测误差,提出了纠错方案.依据前导1预测的流程以及预编码规则,设计了纠错模块的预编码规则,完成了其整体结构设计,采用硬件描述语言VHDL进行编程,并通过QuartusⅡ进行仿真验证,得到了相应的RTL级电路,最后对仿真结果进行了分析.仿真结果表明,设计完成的算法结构能够有效地完成前导1预测纠错的功能.
- 王京京富坤程婷婷魏思捷耿跃华
- 关键词：FPGAVHDL
