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张德学

作品数：18 被引量：21H指数：3
供职机构：山东科技大学电子通信与物理学院更多>>
发文基金：青岛市科技发展计划项目更多>>
相关领域：电子电信自动化与计算机技术文化科学更多>>

合作作者

文献类型

  • 18篇中文期刊文章

领域

  • 9篇电子电信
  • 8篇自动化与计算...
  • 3篇文化科学

主题

  • 4篇处理器
  • 3篇硬件
  • 3篇WISHBO...
  • 2篇视频编码
  • 2篇嵌入式
  • 2篇解码
  • 2篇ΜC/OS
  • 2篇SOC
  • 2篇IP核
  • 2篇CORDIC
  • 1篇低功耗
  • 1篇调度
  • 1篇读写
  • 1篇多核
  • 1篇多核并行
  • 1篇信号源设计
  • 1篇休眠
  • 1篇以太
  • 1篇以太网
  • 1篇异步

机构

  • 18篇山东科技大学

作者

  • 18篇张德学
  • 3篇张小军
  • 3篇韩学森
  • 3篇张存生
  • 3篇郭华
  • 2篇吴萌萌
  • 2篇任怀鲁
  • 2篇焦汉明
  • 2篇闫霄颖
  • 2篇王维克
  • 2篇桑圣锋
  • 2篇杜飞飞
  • 1篇肖风玉
  • 1篇陈新华
  • 1篇沈国新
  • 1篇王桂海
  • 1篇陈稳
  • 1篇张恒
  • 1篇于国苹
  • 1篇宋戈

传媒

  • 5篇单片机与嵌入...
  • 3篇微计算机信息
  • 3篇教育教学论坛
  • 2篇微型机与应用
  • 2篇中国集成电路
  • 1篇电视技术
  • 1篇科教导刊
  • 1篇科教导刊（电...

年份

  • 4篇2017
  • 3篇2016
  • 2篇2015
  • 1篇2013
  • 3篇2012
  • 4篇2010
  • 1篇2009
共 18 条 记 录，以下是 1-10
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排序方式：
混合休眠策略的ZigBee多点监控自组网设计被引量：2
2015年
分析了ZigBee多点监控网络中休眠节点工作不同步、网络性能不稳定等问题,提出基于混合休眠策略的ZigBee多点监控自组网设计方案,完成基于Z-Stack的软件设计,并组建ZigBee星型网络进行测试。实验结果表明,节点在维持低功耗的同时,系统的同步性、稳定性得到了提高。
范学升宋戈张德学
关键词：ZIGBEE低功耗自组网
基于FPGA的二维DCT IP核优化设计被引量：1
2010年
采用行列分解法实现了二维DCT变换,其一维DCT采用Loeffler算法结构,结合位宽优化与CSD乘法优化,在FPGA芯片上无内嵌硬件乘法器情况下,一维DCT计算模块仅需要1504LUTs;有内嵌硬件乘法器情况下,仅需要688LUTs与22个内嵌9*9乘法器。将二维DCT计算模块封装为wishbone接口的IP核,在AlteraDE2-70开发板上实测二维DCT计算速度是软件快速DCT算法的296倍,可应用于JPEG图像处理、音频处理等场合。
张德学范涛
关键词：离散余弦变换WISHBONE
一种面向H.264视频编码器的SoC验证平台
2012年
构建了面向H.264视频编码器的SoC验证平台,采用FPGA原型系统完成H.264编码器验证。采用Wishbone总线连接32位微处理器OR1200以及其他的必要IP核构建基本SoC平台,并在此基础上集成H.264硬件编码模块;根据H.264编码器的数据流要求,设计了逐行输入/宏块顺序输出的多端口SDRAM控制器;移植了μC/OS-II实时操作系统和μC/TCP-IP协议栈,用于输出编码后比特流。
任怀鲁张德学
关键词：SOCH.264SDRAM控制器
AEMB软核处理器的SoC系统验证平台被引量：3
2010年
随着SoC(Systemon Chip,片上系统)技术与IP复用技术的发展与应用,SoC平台与系统IP核的验证面临着越来越大的困难。本文以32位微处理器AEMB为核心,以Wishbone总线作为系统总线,构建了一个基本的SoC硬件平台;在CycloneIIFPGA上进行了实际验证,证明了硬件平台的正确性;并在该硬件平台上移植了μC/OS-Ⅱ实时操作系统,以方便在平台上的开发与应用。
桑圣锋张德学于国苹
关键词：SOCWISHBONE
一种读写深度可配置的异步FIFO设计
2013年
随着设计复杂度的不断提高，现代电子信息设计中，单一时钟驱动已无法满足设计与应用的需求。基于多时钟驱动的设计已经越来越普遍，在异步时钟域的设计中，跨时钟域数据信号传输是必须考虑的一个问题。控制信号一般使用握手协议来实现异步传输，对于异步时钟域大数据量的传输则经常使用异步FIFO来实现。
闫霄颖张德学王维克吴萌萌
关键词：异步FIFO可配置读写时钟驱动异步时钟
面向超高清应用的并行解码处理器设计
2017年
本设计在对称多处理器架构的工作站上对面向超高清HEVC(High Efficiency Video Coding,高效视频编码)应用的并行解码处理器进行研究。设计了一种负载稳定且扩展能力强的并行解码器系统架构,在对解码过程的计算复杂度进行统计的基础上,将任务划分到各个模块分别执行,并通过OOP(Object-oriented programming,面向对象的程序设计思想)进行实现。然后采用视频编码联合组官方测试标准对并行解码处理器进行性能测试,证实其在超高清应用解码中所具有的实时性能。
韩学森张德学张存生王超冀贞贤杜飞飞
关键词：超高清实时解码并行化
Verilog在线评测系统设计与实现
2017年
近年来,在线评测系统(Online Judge,OJ)在多种编程语言的教学、ACM竞赛中得到了广泛应用,实践效果良好。Verilog是一种硬件描述语言,目前尚没有支持该语言的在线评测系统。本文以较流行的在线评测系统HUSTOJ为基础,对其扩展以支持Verilog语言,能够实现Verilog代码在线编辑、提交、后台仿真、结果评价,可用于Verilog语言个人学习、课堂教学、结课评测以及竞赛。
张德学张小军郭华
关键词：在线评测系统VERILOGONLINEJUDGE
H.264/AVC帧内4×4预测算法的高效流水线结构
2012年
H.264编码器中的帧内4×4预测部分具有严重的数据依赖性,它的硬件化设计很难采用流水线实现,从而导致关键路径很长,硬件利用率很低,成为H.264编码器设计中的一个瓶颈。针对这个问题,在不减少预测模式和不增加系统资源的前提下,提出了一种新的结构,它通过利用原始像素进行模式判决和利用重构像素进行帧内预测的方法,可以使帧内预测与重构循环完全流水线实现,基本上达到了100%的硬件利用率,而且没有明显的PSNR损失。所提出的硬件结构可在215个时钟周期内完成一个宏块的帧内4×4预测。用SMIC 0.13μm工艺库综合,结果显示该结构最高可运行在250 MHz,面积约为116千门,可支持4 096×2 160@30 f/s(帧/秒)视频序列的实时编码。
任怀鲁张德学
关键词：H.264/AVC流水线硬件结构
基于Wishbone总线的CRC32 IP核的设计
2010年
针对基于异或阵列实现的8bit CRC32硬件计算模块资源占用大、实测计算效率低的问题,设计了表格驱动的32bit CRC32硬件计算模块,并封装为wishbone总线接口的IP核,该IP核在Altera FPGA上实测计算效率是快速软件算法的15倍。
张德学桑圣锋
关键词：CRC32IP核WISHBONE
二维快速傅里叶变换在众核处理器上的实现
2016年
本文研究了开放式平铺结构的众核片上系统（ Open Tiled Manycore System-on-Chip,简称OPTIMSOC）上的一款众核处理器，在该处理器上实现了二维快速傅里叶变换（two dimensional Fast Fourier transform,简称2DFFTo实验结果表明，相较于单核处理器，众核处理器有较明显的加速效果。
肖风玉张德学
关键词：加速比
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