- 一种自校准全数字TDC的设计被引量：1
- 2014年
- 随着工艺技术的进步,基于CMOS工艺的全数字时间数字转换器(TDC)受到了广泛关注,在测量、测距、计量等领域得到了广泛应用。提出了一种具有自校准算法、结构简单、测量精度稳定的全数字TDC设计方案。可通过专用全数字集成电路设计流程进行快速设计并实现,电路具有面积小、功耗低、成本低、可移植性强等优点。使用Verilog HDL语言进行RTL级描述,运用Design Compiler进行综合,产生门级网表,通过VCS和Hspice进行仿真验证。应用自校准算法后,与现有的TDC设计方法相比,电路的INL得到了明显提高,满足大量程、稳定精度的测量要求。
- 夏婷婷贺雅娟甄少伟甘武兵
- 关键词：CMOS
- 一种超低功耗处理器流水线结构
- 一种超低功耗处理器流水线结构，属于计算机硬件设计领域，包括多级流水线单元，一个电压控制调节单元，一个计数器，一个比较器；相邻两级流水线单元之间连接有一个流水级寄存器单元；所述流水级寄存器单元为一个DL寄存器，包括一个触发...
- 贺雅娟夏婷婷罗韬甘武兵张波
- 文献传递
- 一种超低功耗处理器流水线结构
- 一种超低功耗处理器流水线结构，属于计算机硬件设计领域，包括多级流水线单元，一个电压控制调节单元，一个计数器，一个比较器；相邻两级流水线单元之间连接有一个流水级寄存器单元；所述流水级寄存器单元为一个DL寄存器，包括一个触发...
- 贺雅娟夏婷婷罗韬甘武兵张波
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- 一种新颖的低非线性全数字多相时钟产生电路被引量：2
- 2014年
- 通过对传统的全数字多相位时钟产生电路进行分析和总结,提出一种新颖的延时校准算法。该算法通过优化调整延时单元的顺序,大大改善了全数字多相位时钟产生电路的非线性。整个电路基于全数字延迟锁相环,采用0.13μm CMOS工艺实现,并成功用于时间数字转换器中。输入时钟频率范围在110 MHz到140 MH间,对应的输出相位差为446 ps到568 ps,积分非线性小于0.35 LSB,微分非线性小于0.33 LSB。
- 甘武兵夏婷婷甄少伟贺雅娟陈静波
- 关键词：校准算法延迟锁相环
- 一种多相位时钟产生电路
- 一种多相位时钟产生电路，属于电子技术领域。由延时链、鉴相器、计数器和查找表模块组成。本发明采用鉴相器判断延时链延时是否等于参考时钟周期，并根据鉴相器的输出结果调节延时链各个延时单元的延时，以使得延时链延时等于参考时钟周期...
- 甄少伟甘武兵夏婷婷陈静波罗萍贺雅娟张波
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- 一种多相位时钟产生电路
- 一种多相位时钟产生电路，属于电子技术领域。由延时链、鉴相器、计数器和查找表模块组成。本发明采用鉴相器判断延时链延时是否等于参考时钟周期，并根据鉴相器的输出结果调节延时链各个延时单元的延时，以使得延时链延时等于参考时钟周期...
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