周清军
- 作品数：11 被引量：11H指数：2
- 供职机构：西安培华学院更多>>
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- 相关领域：电子电信自动化与计算机技术理学更多>>
- 利用改进卡尔曼滤波算法抑制GPS接收机相位噪声被引量：3
- 2010年
- 相位噪声是影响GPS接收机跟踪灵性能的主要因素之一。本文针对并行多通道GPS接收机,提出了一种相位噪声的抑制方法。由于多个通道的相位误差中均含有相位噪声,而其他噪声相互独立,因此可以通过改进卡尔曼滤波算法得到相位噪声的时域估计。通过相位补偿,有效地减小了每个通道的相位噪声,提高了接收机的抗干扰能力和跟踪灵敏度。最后本文给出了应用该算法的具体步骤,并通过仿真证明了该方法的有效性。
- 王江安庄奕琪周清军李迪
- 关键词：GPS相位噪声相位估计
- 用于流水线ADC的预运放-锁存比较器的分析与设计被引量：2
- 2008年
- 提出了一种应用于开关电容流水线模数转换器的CMOS预运放-锁存比较器.该比较器采用UMC混合/射频0.18μm 1P6M P衬底双阱CMOS工艺设计,工作电压为1.8 V.该比较器的灵敏度为0.215 mV,最大失调电压为12 mV,差分输入动态范围为1.8 V,分辨率为8位,在40 M的工作频率下,功耗仅为24.4μW.基于0.18μm工艺的仿真结果验证了比较器设计的有效性.
- 吴笑峰刘红侠石立春周清军胡仕刚匡潜玮
- 关键词：流水线ADC
- TP RAM的低功耗优化设计及应用
- 2017年
- 针对SoC中TP RAM的面积及功耗较大问题,提出一种优化设计方法。通过将SoC中的TP RAM替换成SP RAM,在SP RAM外围增加读写接口转换逻辑,使替换后的RAM实现原TP RAM的功能,保持对外接口不变。为了进一步降低功耗,使用自适应门控时钟,对地址总线进行格雷编码。将文中方法应用于一款多核SoC芯片,该芯片经TSMC 28 nm HPC工艺成功流片,die size为10.5 mm×11.3 mm,功耗为17.07 W。测试结果表明,优化后的RAM面积减少了25.2%,功耗降低了43.07%。
- 周清军刘红侠
- 关键词：格雷码
- 同步TP RAM的低功耗设计方法
- 2017年
- 针对SoC中同步TP RAM的功耗较大问题,提出一种设计方法。通过将SoC中的同步TP RAM替换成SP RAM,在SP RAM外围增加读写接口转换逻辑,使替换后的RAM实现原TP RAM的功能,保持对外接口不变。为了进一步降低功耗,对地址总线进行格雷编码,采用动态电压调整技术及合理的电源分区策略。将文中方法应用于一款多核SoC芯片,经TSMC 28 nm HPC工艺实现。仿真结果表明:优化后的RAM面积减少了24.76%,功耗降低了44.89%。
- 周新格周清军
- 关键词：RAMSPRAM格雷码动态电压调整
- 嵌入式SRAM的优化修复方法及应用被引量：4
- 2008年
- 为了提高SRAM的成品率并降低其功耗,提出一种优化的SRAM.通过增加的冗余逻辑及电熔丝盒来代替SRAM中的错误单元,以提高其成品率;通过引入电源开启或关闭状态及隔离逻辑降低其功耗.利用二项分布计算最佳冗余逻辑,引入成品率边界因子判定冗余逻辑的经济性.将优化的SRAM64K×32应用到SoC中,并对SRAM64K×32的测试方法进行了讨论.该SoC经90 nm CMOS工艺成功流片,芯片面积为5.6 mm×5.6 mm,功耗为1997 mW.测试结果表明:优化的SRAM64K×32在每个晶圆上的成品率提高了9.267%,功耗降低了17.301%.
- 周清军刘红侠吴笑峰王江安胡仕刚
- 关键词：低功耗
- SRAM的高成品率优化设计技术被引量：1
- 2008年
- 提出了一种嵌入式SRAM的高成品率优化方法:通过增加冗余逻辑和电熔丝盒来代替SRAM中的错误单元。利用二项分布计算最大概率缺陷字数,从而求出最佳冗余逻辑。将优化的SR SRAM64 K×32应用到SoC中,并对SR SRAM64K×32的测试方法进行了讨论。该SoC经90 nm CMOS工艺成功流片,芯片面积为5.6 mm×5.6 mm,功耗为1997 mW。测试结果表明:优化的SR SRAM64 K×32在每个晶圆上的成品数增加了191个,其成品率提高了13.255%。
- 周清军刘红侠吴笑峰陈炽
- 关键词：成品率
- 遗传算法抑制BOC(1,1)信号多径研究被引量：1
- 2010年
- 针对传统方法无法有效抑制伽利略(Galileo)BOC(1,1)信号短时延多径的现状,将多径抑制问题转换为最优拟合问题,提出了一种有效估计短时延多径的方法。利用遗传算法不需要函数可导,且不易陷入局部最小值的特点,将其应用于最优拟合BOC(1,1)短时延多径信号的计算上,有效地减小了每个通道的伪距测量误差,提高接收机定位精度。给出应用该算法的具体步骤,仿真结果表明该方法可以更加有效地抑制短时延多径。
- 王江安庄奕琪周清军
- 关键词：伽利略遗传算法多径传播
- SoC中的伪双口RAM优化设计方法及应用
- 2017年
- 针对SoC中TP RAM的面积及功耗较大问题,提出一种优化设计方法.该方法将SoC中的TP RAM替换成SP RAM,并在SP RAM外围增加读写接口转换逻辑,使替换后的RAM实现原TP RAM的功能,以保持对外接口不变.将文中方法应用于一款多核SoC芯片,该芯片经TSMC 28 nm HPM工艺成功流片,die size为10.7 mm×11.9 mm,功耗为17.2 W.测试结果表明,优化后的RAM面积减少了24.4%,功耗降低了39%.
- 周清军刘红侠
- 关键词：功耗优化面积优化
- 嵌入式SRAM的优化设计方法与测试技术研究
- 嵌入式存储器是集成电路IC(Integrated Circiut)的重要组成部分，其在片上系统SOC(System on Chip)中的数量和面积都在稳定地增加。嵌入式随机存储器RAM(Random Access Mem...
- 周清军
- 关键词：嵌入式存储器片上系统随机存储器低功耗优化芯片测试
- TP RAM的低功耗设计及应用
- 2017年
- 针对SoC中TP RAM的面积及功耗较大问题,提出一种优化设计方法。通过将SoC中的TP RAM替换成SP RAM,并在SP RAM外围增加读写接口转换逻辑,使替换后的RAM实现原TP RAM的功能,保持对外接口不变。将文中方法应用于一款多核SoC芯片,该芯片经TSMC 28 nm HPM工艺成功流片,die size为10.7 mm ×11.9 mm,功耗为19.8 W。测试结果表明:优化后的RAM面积减少了24.5%,功耗降低了45.16%。
- 周清军邢静
- 关键词：TPRAMSPRAM功耗优化
