您的位置: 专家智库 > >

张亮

作品数:5 被引量:5H指数:2
供职机构:东南大学能源与环境学院射频与光电集成电路研究所更多>>
发文基金:国家高技术研究发展计划更多>>
相关领域:电子电信更多>>

文献类型

  • 5篇中文期刊文章

领域

  • 5篇电子电信

主题

  • 3篇BCH码
  • 2篇级联
  • 2篇级联码
  • 2篇并行处理
  • 1篇译码
  • 1篇译码器
  • 1篇通信
  • 1篇前向纠错
  • 1篇前向纠错码
  • 1篇纠错
  • 1篇纠错码
  • 1篇光通信
  • 1篇高速光通信
  • 1篇NET
  • 1篇PON
  • 1篇RS
  • 1篇RS码
  • 1篇VLSI
  • 1篇VLSI实现
  • 1篇BCH

机构

  • 5篇东南大学

作者

  • 5篇胡庆生
  • 5篇王志功
  • 5篇张亮
  • 1篇邓伟杰
  • 1篇张军

传媒

  • 1篇高技术通讯
  • 1篇信号处理
  • 1篇电路与系统学...
  • 1篇光通信技术
  • 1篇Journa...

年份

  • 3篇2010
  • 1篇2009
  • 1篇2008
5 条 记 录,以下是 1-5
排序方式:
一种适用于高速无源光网络的前向纠错码被引量:2
2008年
分析了无源光网络(PON)系统对前向纠错(FEC)的要求,并对现有FEC码型的纠错性能、冗余度和实现复杂度进行了分析比较,提出了一种适用于无源光网络的RS(255,239)+BCH(1108,1020)级联码方案。仿真结果表明该码在编码增益、冗余度等方面具有较大的优势,且硬件实现简单,可作为下一代高速无源光网络中前向纠错码的候选码型。
张亮王志功胡庆生
关键词:PONFEC级联码RS码BCH码
并行BCH伴随式计算电路的优化被引量:2
2010年
随着通信系统的速率越来越高,对BCH译码器吞吐量的要求也不断提高。由于BCH码是串行的处理数据,在吞吐量大的应用时一般需要并行处理,但这会导致电路的复杂度显著增加。本文主要研究并行伴随式计算电路的优化。通过合并输入端的常量乘法器,得到改进的并行伴随式结构。该结构克服了传统方法只能对局部的乘法器进行优化的缺点,可以对全部乘法器进行优化,从而有效的减少逻辑资源。实验结果表明,对于并行度为64的BCH(2040,1952)译码器,本文的优化结构可以节省67%的逻辑资源,而且在并行度、纠错能力和码长变化时,仍然可以获得较好的优化结果。
张亮王志功胡庆生
关键词:并行处理BCH码
基于移位多项式基优化并行RS伴随式计算电路的方法被引量:1
2010年
研究了RS译码器的并行伴随式计算电路的结构优化,分别推导了并行度能整除和不能整除码长时的并行伴随式计算的表达式,并设计了相应的电路。针对并行实现会增加电路复杂度的问题,通过适当的变换,采用移位多项式基的方法,设计了低复杂度的并行伴随式计算改进电路。改进结构不仅降低了电路中有限域加法器的复杂度,并且通过将原有的多个小规模有限域乘法器简化为一个较大规模的乘法器,使得乘法器的复杂度也在很大程度上得到了降低。对并行度为8的RS(2040,2024)和RS(255,239)译码器的实验研究表明,上述的结构实现方法可比迭代匹配算法(IMA)节省约30%的资源,当并行度为64时,资源节省可达到50%。
张亮王志功胡庆生
高速光通信中的级联码设计与VLSI实现
2010年
本文设计了应用于光通信系统的RS(255,239)+BCH(2184,2040)级联码编解码电路。级联码系统中,RS码与BCH码速度的不匹配是影响性能的最大瓶颈,本文采用并行度为8的并行BCH编解码器来实现与RS码速度的匹配。推导了BCH编码器并行化方法,并利用子项共享的方法来减少子项的扇出,使每个子项的最大扇出数不超过10。利用并行伴随式计算和并行钱氏搜索来提高BCH译码器的吞吐量,同时充分利用截短码的特性使钱氏搜索时间减少了46%。级联码的编解码器已用TSMC 0.18-μmCMOS标准单元库方法实现,后仿真结果表明,在312.5MHz的时钟下,级联码能够正常工作,能实现2.5Gb/s的数据吞吐量。建立了基于Xilinx FPGA的测试验证平台,测试结果表明电路功能正确、工作正常。
张亮王志功胡庆生张军
关键词:光通信级联码BCH码并行处理VLSI
Modeling for Ethernet passive optical network receiver
2009年
A behavior model for the receiver of the Ethernet passive optical network(EPON) is presented. The model consists of a fiber, a photodetector, a transimpedance amplifier (TIA) followed by a limiting amplifier and a clock and data recovery' circuit (CDR). Each sub-model is constructed based on the architecture of a circuit. The noise and jitter in each block such as shot noise, thermal noise, deterministic and random jitter are also considered. The performance of the whole receiver can be evaluated by the simulation of the behavior model, which is faster than the ordinary circuit model and more accurate than the analytical model. The whole model is implemented with C ++ and simulated in Microsoft Visual C ++ 6. 0. Using the Monte Carlo method, the EPON receiver is simulated. The simulation results show a good agreement with experimental ones.
张亮王志功胡庆生邓伟杰
关键词:JITTER
共1页<1>
聚类工具0