韦雪明
- 作品数：179 被引量：124H指数：5
- 供职机构：桂林电子科技大学更多>>
- 发文基金：国家自然科学基金广西壮族自治区自然科学基金广西无线宽带通信与信号处理重点实验室主任基金更多>>
- 相关领域：电子电信电气工程文化科学自动化与计算机技术更多>>
- 一种适用于大电流DC-DC高精度电流采样电路被引量：4
- 2019年
- 为了提高电流采样精度,基于0.5μmBCD工艺,提出了一种应用于降压型DC-DC变换器的电流采样电路。通过增加补偿电流的方法,使功率管中的电流与电感中的电流相等,从而降低了采样误差。仿真结果表明:当电感电流为7A时,所提出的电路采样精度为99%,比传统结构高2.5个百分点;当电感电流IL∈(0,7A)时,采样精度始终大于99%。与传统结构相比,所提出的电路采样精度随温度和输入电压变化更小,实现了高精度稳定采样,适用于大电流的DC-DC变换器。
- 杨子航徐卫林韦雪明
- 关键词：DC/DC变换器电流采样电流补偿
- 应用于超低功耗模数转换器的栅压自举开关电路
- 本发明公开一种应用于超低功耗模数转换器的栅压自举开关电路，采用单相时钟SP，在采样时通过第一级自举电路和辅助级自举电路将采样MOS管MS的栅极电压置为Vin+2VDD，从而使得采样MOS管MS的栅极‑源极电压差在采样阶段...
- 段吉海周继东韦保林徐卫林韦雪明岳宏卫
- 文献传递
- 一种频带间隔均匀的宽带压控振荡器
- 本发明公开一种频带间隔均匀的宽带压控振荡器，由电感电容谐振电路和开关电容阵列电路组成。开关电容阵列电路包括两段线性逼近开关电容阵列和数字逻辑控制电路。采用两段线性逼近电容阵列替代传统的二进制权重电容阵列，根据控制码的变化...
- 徐卫林朱潮勇于越韦雪明韦保林段吉海
- 可穿戴式无线体域网用UWB健康监护与遥测系统芯片研究
- 徐卫林段吉海肖功利韦雪明李旭琼归发弟唐有为郑羽徐仕超莫培思
- 本课题来源于国家自然科学基金地区基金项目。课题背景是针对可穿戴式健康监护与遥测系统，用以监测诸如心电、体温、呼吸等人体重要的生理信号，并将这些信号通过无线方式进行发射与接收，即以人体为中心的无线体域网(WBAN)。传统的...
- 关键词：
- 关键词：芯片
- “数字系统设计基础”教学探索与研究被引量：3
- 2007年
- “数字系统设计基础”是一门微电子专业基础课程,针对如何提高学生学习兴趣、增加学生对硬件描述语言的理解掌握及提高学生的实践动手能力,通过分析数字系统设计发展趋势,对比Verilog、System Verilog及VHDL语言的特点,从教学内容和教学方法两个方面提出了对数字系统设计基础教学的一些改革及思考。
- 谢跃雷韦雪明
- 关键词：VERILOGSYSTEMVERILOGVHDLSOC
- 一种具有频段切换功能的低噪声放大器
- 本实用新型提供一种具有频段切换功能的低噪声放大器，属于集成电路设计领域，采用并联两支路来增加版图中联线的宽度的同时，在两支路之间引入电容，从而实现不同频段之间匹配的切换。在两支路中分别引入开关控制的电容，从而实现工作频率...
- 岳宏卫王豪韦保林徐卫林段吉海韦雪明
- 文献传递
- 电子雷管用可编程高精度抗冲击的桥丝自适应延时电路
- 本发明公开一种电子雷管用可编程高精度抗冲击的桥丝自适应延时电路主要包括可编程高精度抗冲击延时器和桥丝自适应检测延时补偿模块两部分，在可编程高精度抗冲击延时器中采用了新颖的自适应精度控制电路，自动根据预设的时钟信号对电路的...
- 徐卫林唐海韦雪明李海鸥宋树祥陈庆邓波
- 一种地端关断差分驱动CMOS射频整流器
- 2018年
- 采用SMIC 180nm工艺,设计了一种地端关断差分驱动CMOS射频整流器。通过切断能量传输路径,解决了传统可关断差分驱动CMOS射频整流器因短路电流较高导致关断功耗(POFF)较大的问题。搭建可重构3阶整流电路,验证该射频整流器的功能。仿真结果表明,相对于传统可关断差分驱动CMOS射频整流器,当输入电压VIN幅值为1V、负载电阻RL为10kΩ时,在零电压关断的情况下,该整流器的POFF下降了15.2dBm@953 MHz;在负电压关断情况下,POFF下降了24.5dBm@953MHz。该整流器满足射频能量收集系统中整流器低功耗待机的要求。
- 李兴旺韦保林包蕾韦雪明徐卫林段吉海
- 关键词：最大功率点跟踪功率转换效率
- 一种高精度8TSRAM存储阵列存内计算电路
- 2023年
- 为解决传统“冯·诺依曼”架构功耗墙瓶颈,提升人工智能应用中点乘求和计算能效,设计了一种基于8T静态随机存储器阵列的存内计算电路,可有效解决“内存墙”问题。通过对存储单元的偏置电压设计来稳定充放电电流,可改善位线放电线性度,提高计算准确性。同时,在保证放电电流相同的前提条件下,减少了模数转换器(ADC)阈值编码,存储阵列的面积明显减小。电路基于65 nm CMOS工艺设计,通过8×72存储阵列的并行计算结构完成了64 Byte二进制点乘累加计算功能。仿真结果表明,在3位ADC输出、8 bit比较输出模式下,使用0.8、1.2 V的核心电源电压和250 MHz的时钟频率,可达到每比特1.69 GOPS/W的计算能效。与理论值基线相比,计算输出的平均计算偏差最大为1.05%,有效提高了计算准确率,并减小了电路面积。
- 韦雪明周立昕尹仁川许仕海蒋丽李建华
- 关键词：CMOS高线性度
- 电子雷管用可编程高精度抗冲击的桥丝自适应延时电路
- 本实用新型公开一种电子雷管用可编程高精度抗冲击的桥丝自适应延时电路，主要包括可编程高精度抗冲击延时器和桥丝自适应检测延时补偿模块两部分，在可编程高精度抗冲击延时器中采用了新颖的自适应精度控制电路，自动根据预设的时钟信号对...
- 徐卫林唐海韦雪明李海鸥宋树祥陈庆邓波
