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应琦钢

作品数：4 被引量：4H指数：1
供职机构：浙江大学更多>>
发文基金：国家自然科学基金中央级公益性科研院所基本科研业务费专项更多>>
相关领域：自动化与计算机技术电子电信更多>>

合作作者

文献类型

  • 2篇专利
  • 1篇期刊文章
  • 1篇学位论文

领域

  • 3篇自动化与计算...
  • 1篇电子电信

主题

  • 2篇应用系统
  • 2篇总线
  • 2篇总线信号
  • 2篇矩阵结构
  • 2篇极限值
  • 2篇SRAM
  • 2篇插值
  • 1篇电路
  • 1篇定制
  • 1篇压缩器
  • 1篇随机存储器
  • 1篇全定制
  • 1篇芯片
  • 1篇芯片设计
  • 1篇集成电路
  • 1篇BOOTH编...
  • 1篇乘法器设计
  • 1篇存储器
  • 1篇高性能

机构

  • 4篇浙江大学

作者

  • 4篇应琦钢
  • 2篇张培勇
  • 2篇潘虹
  • 2篇张杰
  • 2篇黄雪维
  • 2篇张强
  • 1篇郑丹丹
  • 1篇何乐年

传媒

  • 1篇微电子学与计...

年份

  • 1篇2012
  • 2篇2011
  • 1篇2010
共 4 条 记 录，以下是 1-4
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排序方式：
一种快速提取SRAM时序库的方法
本发明公开了一种快速提取SRAM时序库的方法，提取SRAM的时序信息，所述SRAM的时序信息包括SRAM输入引脚信号上升和下降时的建立时间和保持时间，以及SRAM输出引脚上升和下降时的延时；提取每一种时序信息时，提取该时...
张培勇黄雪维潘虹张杰张强应琦钢
基于优化电路的高性能乘法器设计被引量：4
2011年
为了提高二进制乘法器的速度并降低其功耗,在乘法器的部分积产生模块采用了改进的基4Booth编码和部分积产生电路并在部分积压缩模块应用了7∶3压缩器电路,设计并实现了一种高性能的33×28二进制乘法器.在TSMC 90 nm工艺和0.9 V工作电压下,仿真结果与Synopsys公司module compiler生成的乘法器相比,部分积产生电路速度提高34%,7∶3压缩器和其他压缩器的结合使用减少了约一级全加器的延时,整体乘法器速度提高约17.7%.
应琦钢郑丹丹何乐年
关键词：BOOTH编码
纳米尺度全定制/半定制混合设计方法研究
静态随机存储器SRAM和乘法器作为嵌入式CPU中最主要的两个功能模块，早已成为现代数字集成电路设计领域的研究热点。随着集成电路制造工艺进入纳米级别和市场对产品要求越来越多样化，SARM和乘法器的设计面临更加苛刻的挑战。本...
应琦钢
关键词：随机存储器集成电路芯片设计
文献传递
一种快速提取SRAM时序库的方法
本发明公开了一种快速提取SRAM时序库的方法，提取SRAM的时序信息，所述SRAM的时序信息包括SRAM输入引脚信号上升和下降时的建立时间和保持时间，以及SRAM输出引脚上升和下降时的延时；提取每一种时序信息时，提取该时...
张培勇黄雪维潘虹张杰张强应琦钢
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