袁瑞佳
- 作品数：11 被引量：32H指数：3
- 供职机构：中国空间技术研究院更多>>
- 发文基金：国家自然科学基金国家重点基础研究发展计划国家科技重大专项更多>>
- 相关领域：电子电信自动化与计算机技术更多>>
- 结构化多元非规则重复累积码的编码器与编码方法
- 本发明公开了一种结构化多元非规则重复累积S-QIRA码的编码器与编码方法，主要解决现有多元非规则重复累积QIRA码的编码器缺乏并行性且编码速度较低的问题。该编码器将待编码的信息符号序列划分为若干分组，再对分组后的符号序列...
- 白宝明林伟袁瑞佳施玉晨崔俊云李琪
- 文献传递
- 10Gbps LDPC编码器的FPGA设计被引量：11
- 2011年
- 该文针对准循环双对角结构的低密度奇偶校验(LDPC)码,提出了一种基于FPGA的高吞吐量编码器实现方法。提出了一种快速流水线双向递归编码算法,能显著提高编码速度;同时设计了一种行间串行列间并行的处理结构计算中间变量,在提高编码并行度的同时可有效减少存储资源的占用量;设计还针对多帧并行编码的情况优化了存储结构,有效复用了数据存储单元和RAM地址发生器,进一步提高FPGA的资源利用率。对一组码长为2304的IEEE 802.16e标准LDPC码,在Xilinx XC4VLX40芯片上,该方法可实现时钟频率200 MHz,信息吞吐量达10 Gbps以上的编码器,且占用不超过15%的芯片逻辑资源和50%左右的RAM存储资源。
- 袁瑞佳白宝明童胜
- 关键词：编码器
- 基于FPGA最大迭代次数可变的LDPC译码器设计被引量：1
- 2015年
- 文章给出了一种基于FPGA最大迭代次数可变的LDPC译码器设计方法。与传统的固定的最大迭代次数译码相比,该方法将译码的实际迭代次数少于分配的最大迭代时间用于对下一帧数据的译码,可以有效利用LDPC迭代译码过程中的空闲时间,来提高译码器的译码性能。在同样的数据吞吐率下,有效地提高了译码性能,而在同样的译码性能情况下,有效地降低了使用的FPGA硬件资源。非常适合译码性能要求高条件下实时高速译码器的设计。
- 谢天娇袁瑞佳陈超
- 关键词：LDPC译码器FPGA
- DSP内存读取调试工具的研究与实现
- 随着数字信号处理技术和嵌入式技术的快速发展,数字信号处理芯片(简称DSP芯片或DSP)在通信,自动化等多个领域中的应用越来越广泛。DSP芯片应用的不断增长以及应用系统复杂性的不断提高,要求DSP软件的规模和复杂性也不断提...
- 袁瑞佳
- 关键词：DSP芯片嵌入式调试
- 文献传递
- LDPC码的高效编译码实现技术研究
- 随着大规模集成电路的高速发展和现代编码理论的兴起，低密度奇偶校验码（Low-Density Parity-Check, LDPC Codes）凭借其逼近Shannon限的纠错性能、低复杂度的译码算法和高并行度的硬件实现架...
- 袁瑞佳
- 关键词：低密度奇偶校验码纠错性能
- 基于FPGA的准循环低密度校验码译码器及译码方法
- 本发明公开了一种基于FPGA的低存储量高速QC-LDPC码译码器和译码方法，主要解决现有技术中译码器的节点更新处理单元和RAM存储资源利用效率不高的问题。该译码器同时处理两帧译码数据，译码器在数据初始化阶段将第一帧数据的...
- 白宝明袁瑞佳林伟王珏崔俊云施玉晨
- 基于连续相位调制系统的非相干软输出检测方法
- 本发明公开了一种基于连续相位调制系统的非相干软输出检测方法。主要解决了现有非相干检测复杂度高和检测性能不足的缺点。其实现步骤是：1)定义网格图中的状态表示；2)设定接收前的时刻为接收第0个符号的时刻，对当前时刻的所有状态...
- 白宝明黎昞王珏黄梦羽袁瑞佳王雪鹏郑贱平
- 文献传递
- 基于FPGA的部分并行QC-LDPC译码器高效存储方法被引量：3
- 2012年
- 针对部分并行结构的准循环低密度校验(QC-LDPC)码译码器,提出了一种将译码准码字存储在信道信息和外信息存储块中的高效存储方法,该方法不需要额外的存储块来存储译码准码字,能够减少译码器实验所需的存储资源数量,并且有效降低了译码电路的布线复杂度。在Xilinx XC2V6 000-5ff1 152 FPGA上的实验结果表明,提出的QC-LDPC码译码器设计方法能够在降低系统的BRAM资源需求量的同时有效地提高系统的运行频率和译码吞吐量。
- 袁瑞佳白宝明
- 关键词：LDPC码译码器
- 基于FPGA的LDPC码编译码器联合设计被引量：10
- 2012年
- 该文通过对低密度校验(LDPC)码的编译码过程进行分析,提出了一种基于FPGA的LDPC码编译码器联合设计方法,该方法使编码器和译码器共用同一校验计算电路和复用相同的RAM存储块,有效减少了硬件资源的消耗量。该方法适合于采用校验矩阵进行编码和译码的情况,不仅适用于全并行的编译码器结构,同时也适用于目前广泛采用的部分并行结构,且能够使用和积、最小和等多种译码算法。采用该方法对两组不同的LDPC码进行部分并行结构的编译码器联合设计,在Xilinx XC4VLX80 FPGA上的实现结果表明,设计得到的编码器和译码器可并行工作,且仅占用略多于单个译码器的硬件资源,提出的设计方法能够在不降低吞吐量的同时有效减少系统对硬件资源的需求。
- 袁瑞佳白宝明
- 关键词：数字通信系统LDPC码编码器译码器
- 结构化多元非规则重复累积码的编码器与编码方法
- 本发明公开了一种结构化多元非规则重复累积S-QIRA码的编码器与编码方法，主要解决现有多元非规则重复累积QIRA码的编码器缺乏并行性且编码速度较低的问题。该编码器将待编码的信息符号序列划分为若干分组，再对分组后的符号序列...
- 白宝明林伟袁瑞佳施玉晨崔俊云李琪
