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王伟芳

作品数：3 被引量：1H指数：1
供职机构：湘潭大学信息工程学院更多>>
发文基金：国家自然科学基金更多>>
相关领域：电子电信自动化与计算机技术更多>>

合作作者

文献类型

  • 1篇期刊文章
  • 1篇学位论文
  • 1篇会议论文

领域

  • 2篇电子电信
  • 1篇自动化与计算...

主题

  • 3篇电路
  • 3篇串扰
  • 2篇时延
  • 2篇集成电路
  • 2篇分析方法
  • 1篇电子设计
  • 1篇电子设计自动...
  • 1篇设计自动化
  • 1篇时延估计
  • 1篇数字电路
  • 1篇耦合电容
  • 1篇EDA
  • 1篇EDA工具

机构

  • 2篇湘潭大学
  • 2篇中国科学院

作者

  • 3篇王伟芳
  • 1篇李华伟

传媒

  • 1篇计算机工程与...

年份

  • 2篇2013
  • 1篇2012
共 3 条 记 录，以下是 1-3
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排序方式：
考虑串扰的集成电路静态定时分析方法被引量：1
2013年
针对电路设计流程中静态定时问题,介绍了基于时间窗口和跳变图的考虑串扰的静态定时分析方法。通过判断受害线和侵略线的时间窗或跳变图是否有交叠,筛选出可能产生串扰效应的耦合线对;结合串扰延迟计算公式,将串扰引起额外时延加入通路时延中,从而使静态定时分析的结果更准确,并将该方法集成到一款商业EDA工具中。实验结果表明,该方法能更准确的表示最坏情况下的通路时延,相比于时间窗口的方法,跳变图增加了少许时间和空间开销,却能够多删除约24%的虚假耦合线对。
王伟芳李华伟
关键词：集成电路耦合电容串扰时延EDA工具
数字电路考虑串扰的定时分析的EDA应用
集成电路工艺尺寸持续发展，电路中高宽比越来越大，相邻信号线之间的耦合电容对电路产生的串扰影响越来越严重，尤其是串扰引起的时延问题，严重时将导致电路不能工作在正常的时钟周期内。考虑串扰的定时分析在芯片布局布线后根据耦合电容...
王伟芳
关键词：数字电路电子设计自动化
文献传递
考虑串扰的集成电路静态定时分析方法
随着集成电路(IC)的工艺尺寸逐渐缩小，片上相邻线之间的耦合电容越来越大，尤其是90nm及以下工艺，线间耦合电容引发的串扰带来的额外时延也越来越大。电路中的时延增大，时钟频率和性能降低，因此，设计流程中对串扰的关注也随之...
Wang Weifang王伟芳Li Huawei李华伟
关键词：集成电路时延估计
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共1页<1>
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