国家自然科学基金(61106037)
- 作品数：11 被引量：42H指数：6
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- 3D SoC并行测试中TAM调度优化设计被引量：1
- 2020年
- 提出了一种在功耗及测试并行性约束下三维片上系统(System on Chip,SoC)绑定中测试阶段并行测试的优化策略,通过最大限度地利用测试访问机制(Test Access Mechanism,TAM)资源,大大减少了测试时间,降低了测试成本。在3D SoC的测试过程中系统TAM资源十分有限,通过设计相应的测试外壳结构,对系统当前状态下空闲的TAM资源与待测芯核内部扫描链进行重新分配,使待调度的芯核提前进入测试阶段,减少了并行测试过程中的空闲时间块。在该结构基础上调整各芯核调度顺序,使测试过程满足各项约束条件。在ITC’02电路上的实验结果表明,在同样的功耗约束及测试并行性约束条件下,所提方法与现有方法相比更有效地降低了测试时间。
- 吴欣舟方芳王伟
- 关键词：测试调度
- 3D-SIC中多链式可配置容错结构被引量：7
- 2012年
- 三维(3-Dimension)芯片结构由于有着高密度、高速率、低功耗等优点而逐渐成为超大规模集成电路技术中的热门研究方向之一,在3D结构中通过使用硅通孔来连接垂直方向上的不同模块单元。但TSV在生产过程中会出现部分失效,导致整个芯片的失效。鉴于此,提出了多链式可配置容错结构,通过配置交叉开关单元,将TSV链与增加的冗余TSV导通的方法实现失效TSV的修复。实验表明整体修复率可以达到99%以上,同时面积开销和传输延迟也较低。
- 王伟董福弟方芳兰方勇陈田刘军
- 关键词：容错
- 基于随机路由的高性能片上路由器设计与仿真被引量：6
- 2013年
- 片上网络作为片上系统的互联机制,解决了多核芯片扩展性、时钟同步等方面的问题。高性能片上路由器作为片上网络的核心结构,已经成为一个重要的研究课题。提出了一种基于随机路由的高性能片上路由器的设计结构,实现了虚通道技术、随机路由算法、信元反馈机制。使用Verilog完成设计,通过Modelsim软件仿真后可以证明,该路由器能够正常运行,并满足功能和时序要求,同时,使用该片上路由器的片上网络的吞吐量和平均延迟性能较好。
- 岳峰李润丰陈田刘军陈鹏王伟
- 关键词：片上网络
- 2TF:一种协同考虑过硅通孔和热量的三维芯片布图规划算法被引量：6
- 2012年
- 三维芯片由多个平面器件层垂直堆叠而成,并通过过硅通孔(TSV,Through Silicon Via)进行层间互连,显著缩短了互连线长度、提高了芯片集成度.但三维芯片也带来了一系列问题,其中单个过硅通孔在目前的工艺尺寸下占据相对较大的芯片面积,且其相对滞后的对准技术亦降低了芯片良率,因此在三维芯片中引入过多的过硅通孔将增加芯片的制造和测试成本.垂直堆叠在使得芯片集成度急剧提高的同时也使得芯片的功耗密度在相同的面积上成倍增长,由此导致芯片发热量成倍增长.针对上述问题,本文提出了一种协同考虑过硅通孔和热量的三维芯片布图规划算法2TF,协同考虑了器件功耗、互连线功耗和过硅通孔数目.在MCNC标准电路上的实验结果表明,本文算法过硅通孔数目和芯片的峰值温度都有较大的降低.
- 王伟张欢张欢方芳陈田刘军邹毅文
- 关键词：布图规划热量
- 基于扫描链平衡的3D SoC测试优化方法被引量：11
- 2012年
- 三维芯片由于其高性能和低功耗越来越受到人们的欢迎。SoC技术是把一个完整的系统集成到单个(或少数几个)芯片上,从而实现整个系统功能复杂的集成电路。以细粒度划分的3D SoC实现了真正意义上的3D芯核。它降低了单个芯核内的局部和全局互连线的长度,在功耗和性能方面会有很大的改进。但是随着划分层数的不同,测试开销也会发生变化。本文通过扫描链平衡提出考虑测试时间和测试存储的测试开销函数,以便找到最优的划分层数。在ITC’02基准SoC集上的实验结果表明,通过扫描链平衡技术后得到的测试开销比普通测试开销最高降低了19.9%。
- 王伟李欣李欣陈田刘军方芳
- 功耗约束下的3D多核芯片芯核级测试调度算法被引量：11
- 2012年
- 三维堆叠集成电路测试中的一个关键的挑战是在功耗约束下,在绑定前测试和绑定后测试中,协同优化测试应用时间和测试硬件开销。将传统的二维芯片的绑定前和绑定后测试调度方法运用于三维堆叠集成电路的测试调度会导致测试应用时间的延长。我们分别针对未堆叠的集成电路和N(N≥2)层芯片堆叠的3D-SICs,提出了一种功耗约束下的测试调度优化算法。在ITC’02基准电路的实验结果表明,算法在功耗约束下,测试应用时间和测试数据寄存器个数分别减少多达33.8%和28.6%,证明算法能有效地权衡测试应用时间和硬件开销。
- 王伟王伟林卓伟陈田刘军方芳
- 关键词：测试调度JTAG
- 信号反弹作用下的3D-SIC过硅通孔测试结构被引量：1
- 2012年
- 三维堆叠集成电路(3D-SIC)主要采用过硅通孔(through silicon via,TSV)技术来实现电路在垂直方向上的互连,但TSV在制造过程或绑定后阶段都有可能出现失效,导致整个芯片无法正常工作。针对通过TSV绑定后的3D芯片,利用信号在导体中传输的不可逆性,在测试信号发送端施加两次不同测试激励,在其他层的测试信号接收端增加反弹模块,再利用触发器和多路选择器将两次反馈结果进行比较,实现针对TSV的测试。实验结果表明,180nm CMOS工艺下,与同类方法比较,提出的测试结构面积和测试平均功耗分别减少59.8%和18.4%,仅仅需要12个测试时钟周期。有效地证明了结构具有面积和时间开销较小,功耗较低的特性。
- 王伟王伟唐勇方芳陈田刘军
- 关键词：可测试性设计
- 一种高吞吐低延时NoC容错路由算法
- 2014年
- 为了提高片上网络(Network-on-Chip,NoC)系统的可靠性及故障情况下的网络性能,基于转弯模型(Turn Model)的思想对现有的XY路由算法进行了改进,提出了一种容错路径短,且在故障情况下具有信息均衡能力的无虚通道容错路由算法(TXY路由算法)。OPNET仿真结果表明,该算法与同类算法相比具有较好的吞吐及时延性能。
- 韦良芬张佑生王勇
- 关键词：片上网络容错路由
- 一种针对3D芯片的BIST设计方法被引量：7
- 2012年
- 提出了一种基于分层结构的内建自测试(BIST)设计方法—3DC-BIST(3D Circuit-BIST)。根据3D芯片的绑定前测试和绑定后测试阶段,针对3D芯片除底层外的各层电路结构,采用传统方法,设计用于绑定前测试的相应BIST结构;针对3D芯片底层电路结构与整体结构,通过向量调整技术,设计既能用于底层电路绑定前测试又能用于整体3D芯片绑定后测试的BIST结构。给出了一种针对3D芯片的BIST设计方法,与传统方法相比减少了面积开销。实验结果表明该结构在实现与传统3D BIST方法同样故障覆盖率的条件下,3D平面面积开销相比传统设计方法减少了6.41%。
- 王伟高晶晶方芳陈田兰方勇李杨
- 关键词：3D芯片内建自测试
- 基于折叠技术和统计码优化的BIST方案
- 2013年
- 提出了一种综合测试数据压缩方案。它是在折叠压缩的基础上,利用统计码进行优化,二次压缩测试数据,给出了解压逻辑结构和状态转换图。实验结果证明该方案具有较高的压缩率,其平均压缩率在86.5%以上,明显优于近年来国内外同类方案。该方案原理简单,解压结构易于实现,是一种较为实用的BIST方案。
- 方祥圣
- 关键词：测试集
