国家教育部博士点基金(20130009120032)
- 作品数：4 被引量：28H指数：3
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- 全数字硬件化锁相环参数分析与设计被引量：15
- 2015年
- 基于FPGA/ASIC的全数字硬件化方案具有全定制性和并行性的优点,为了利用最小的硬件资源实现指定的系统性能,需要对系统性能指标和实现代价进行优化设计。全数字锁相环性能指标函数是优化设计的前提,然而其却无法在s域内被完备、准确地描述。本文在z域内建立包括峰值时间、调节时间及超调量的全数字硬件化锁相环性能指标函数,指出由于反馈滞后一拍特性使系统的性能产生退化,然后定量地描述全数字硬件化锁相环的性能指标退化规律。仿真和实验结果表明峰值时间的退化现象较弱,而调节时间和超调量的退化规律类似,等值线退化为开口向下的抛物线,使比例、积分系数的耦合加强。
- 刘亚静范瑜
- 关键词：锁相环全数字化现场可编程逻辑阵列
- 全数字硬件化正交锁相环建模与分析被引量：8
- 2015年
- 针对FPGA/ASIC的全定制特性带来的字长优化问题,提出一种基于FPGA/ASIC的全数字硬件化正交锁相环字长建模方法。首先,利用稳定性判据和卷积分别建立系数和内部变量的整数字长模型;然后,依据系统灵敏度及L2范数理论分别对系数和内部变量的小数字长建模,从而只需设定系数准确度指标ε和变量准确度指标ζ,即可设计出满足要求的全数字硬件化正交锁相环,保证在消耗最少资源的前提下,有效避免溢出错误和抑制有限字长效应;最后通过实验,验证了所提模型的可靠性。
- 刘亚静范瑜
- 关键词：有限字长效应
- 一种消除反馈延迟的全数字锁相环被引量：10
- 2017年
- 针对传统数字锁相环存在的反馈滞后造成系统动、静态性能退化的问题,提出一种消除反馈滞后一拍的方法,以无反馈滞后理想数字锁相环为参考模型,利用数字锁相环当前输出与上一时刻输出,计算得到与理想数字锁相环一致的结果,从而消除反馈滞后一拍。所提出的锁相环仅以两个乘法器的额外开销即可大幅增强锁相环的稳定性,并且使在s域内设计的性能指标能够在z域内严格实现,克服了传统数字锁相环性能退化的问题。仿真和实验结果表明,所提改进的数字锁相环阶跃响应和频率特性均与理想数字锁相环一致,显著提高了锁相环性能,所提新算法增加的计算量较少,具有较大的实际应用价值。
- 孙高阳刘亚静李秉格朱玉龙范瑜
- 关键词：锁相环动态性能
- 四轴电机伺服控制ASIC芯片被引量：3
- 2014年
- 针对采用串行架构、纯软件方式的DSP/MCU方案在多轴、高实时性、高性能场合所存在的不足,设计了一款全数字硬件化实现的四轴电机伺服控制ASIC芯片。充分结合ASIC所具有的全定制、并行、固化参数无法更改等特性,首先确定芯片的架构,将高实时性且相对固定的电机控制算法采用纯硬件方式实现,而灵活性要求较高的功能用嵌入式处理器实现;然后对四轴运动控制引擎的相关模块进行了高柔性化设计,重点介绍了四轴运动控制引擎的高柔性控制器、高柔性反馈检测单元、信号处理单元以及时序控制单元等,从而使芯片的灵活性和面积之间达到平衡。实验结果验证了芯片的正确性。
- 刘亚静范瑜李铁才
- 关键词：伺服控制片上系统
