上海市科委重大科技攻关项目(03dz15001)
- 作品数：6 被引量：9H指数：2
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- 相关领域：自动化与计算机技术电子电信更多>>
- 低成本的密钥长度可配置RSA密码协处理器VLSI设计被引量：1
- 2006年
- 采用基于字运算的高基Montgomery模乘算法,并且应用了改进的流水线组织结构,以较小的硬件开销实现了一个密钥长度最高可达2048bits、速度面积比性能很高的RSA密码协处理器.VLSI实现结果显示:不包含存储器的核心电路规模仅相当于18000等效门;基于0.25μmCMOS工艺,在180MHz的时钟频率下,1024bits的RSA加密速率可达28Kbps.该RSA密码协处理器非常适合于如智能IC卡等面积局限性高、成本敏感的产品中.
- 麻永新曾晓洋吴敏孙承绶
- 关键词：密码协处理器可配置
- 基为4的可扩展模乘运算器设计
- 2006年
- 基于基为4的Montgomery模乘算法和改进的流水线组织结构,文章提出了一种结构优化的可扩展模乘运算器结构。设计中采用了按字运算的模乘算法,使本设计具有很好的可扩展性,它可以完成任意位数的模乘运算。同时,因为模乘运算器的运算数据通路采用多级处理单元的流水线结构,所以设计时可以很方便进行配置,以达到模乘运算器硬件成本和运算性能的折衷。分析结果显示,文章提出的模乘运算器结构具有很高的效率和很好的可扩展性。
- 麻永新曾晓洋顾叶华孙承绶
- 关键词：模乘运算
- 基于CRT的低成本RSA芯片设计
- 2006年
- 提出了一种基于改进的Montgomery算法和中国剩余定理(CRT)的RSA签名芯片的VLSI实现.由于采用了新颖的调度算法,实现了用576b的模乘单元来完成1152b的RSA模幂运算,从而大大降低了芯片面积;此外,CRT的引入使得整个系统的数据吞吐率与传统的1024bRSA系统相当.实验结果显示:芯片完成一次1024b的模幂运算需要约1.2M个时钟周期,而芯片规模在54K个等效门以下;如果系统时钟频率选取40MHz,系统签名速率可以达到30Kbps.
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- 关键词：中国剩余定理VLSI数字签名
- 专用指令集安全处理器设计与VLSI实现被引量：3
- 2007年
- 专用指令集处理器(ASIP)结合了ASIC协处理器的高效性与通用处理器的灵活性,在信息安全领域具有广泛的应用前景.本文针对RSA/ECC密码算法,提出了一种专用指令集安全处理器的设计与VLSI实现方案.本文的ASIP基于32位RISC架构,通过采用专用的指令集和特殊的运算单元,以较小的软硬件代价实现了密码算法的高效运算.本设计采用TSMC0.25μm标准CMOS工艺综合,核心电路等效门为28K,最高时钟频率可达到150MHz,完成一次1024位RSA算法仅需200毫秒.
- 陆荣华曾晓洋韩军顾叶华麦浪
- 关键词：专用指令集处理器RISCECC
- 基于Barrett模乘算法的RSA密码协处理器设计被引量：2
- 2006年
- 提出了一种基于Barrett模乘算法和中国剩余定理(CRT)的RSA密码协处理器的VLSI结构。将一个快速串并乘法器应用于改进的Barrett求模算法,从而实现了一个快速的模数N可配置的模乘运算器,对于1 024位和512位的操作数,完成一次模乘分别需要约300个和160个时钟周期。采用0.25μm CMOS工艺设计,在150 MHz时钟频率下,对于1 024位和512位的操作数,加解密速率分别可以达到328 kbit/s和607 kbit/s;在CRT模式下工作,解密的速率分别可以达到600 kbit/s和1 143 kbit/s。
- 麻永新曾晓洋吴敏孙承绶
- 关键词：中国剩余定理操作数
- 高速先进加密算法(AES)IP核的VLSI实现被引量：4
- 2007年
- 提出了一种针对高速先进密码算法(AES)IP核的VLSI实现方案.首先,该方案从算法级出发,提出了降低密钥扩展模块硬件复杂度的途径;然后,在电路级本文采用了轮间和轮内相结合的流水线结构解决方案,有效地缩短关键路径,从而提高芯片系统的数据吞吐率.最后,基于SMIC0.18um标准CMOS工艺,AES的面积为164K-gates,最高时钟频率可达到400MHz,数据吞吐率为51.2Gbps.
- 王晶曾晓洋陈俊韩军
- 关键词：AES流水线
