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用于UHF RFID接收机的双模低噪声放大器的设计被引量：1: 2014年; 采用标准0.18μm CMOS工艺,设计了一种应用于UHF RFID接收机的双模低噪声放大器,用以满足侦听模式和阅读模式对接收机的不同需求。该低噪声放大器通过一种开关可控双模偏置电路,使其在高增益与高线性度两种模式间进行自由切换;运用复制型偏置技术,抑制了PVT变化对电路的影响;采用共模反馈技术和交叉耦合电容技术,改善了电路的线性度和噪声性能。仿真结果表明,在PVT变化的情况下,高增益模式时,放大器的增益(S21)达到11dB,输入匹配(S11)为-16.1dB,噪声系数(NF)为2.75dB,P1dB为-11.2dBm;高线性度模式时,增益(S21)达到4.2dB,输入匹配(S11)为-16.9dB,噪声系数(NF)为3.52dB,P1dB为0.35dBm。; 高申俊张长春方玉明郭宇锋刘蕾蕾; 关键词：UHF 低噪声放大器共模反馈

0.18μm CMOS Σ-Δ ADC用数字抽取滤波器设计被引量：1: 2014年; 采用标准0.18μm CMOS工艺,设计了一种应用于UHF RFIDΣ-Δ模数转换器的数字抽取滤波器,并完成其前后仿真、逻辑综合、布局布线及版图实现等全流程.该滤波器主要实现滤波和降采样功能,由梳状滤波器、补偿滤波器和半带滤波器级联组成.合理选择各级滤波器的结构、阶数并采用规范符号编码(CSD)对其系数进行优化.仿真结果表明:采样频率为64MHz,过采样率为32的二阶Σ-Δ调制器的输出1位码流经过该滤波器滤波后,信噪比达到53.8dB;在1.8V工作电压下,功耗约为15mW.版图尺寸0.45mm×0.45mm,能够满足RFID中模数转换器的要求.; 刘忠超张长春李卫郭宇锋刘蕾蕾; 关键词：数字抽取滤波器 CIC滤波器补偿滤波器半带滤波器

低温度系数高电源抑制比带隙基准源的设计被引量：4: 2013年; 基于SMIC 0.18μm CMOS工艺,设计了一种适用于数模或模数转换等模数混合电路的低温度系数、高电源抑制比的带隙基准电压源。针对传统带隙基准源工作电压的限制,设计采用电流模结构使之可工作于低电源电压,且输出基准电压可调;采用共源共栅结构(cascode)作电流源,提高电路的电源抑制比(PSRR);采用了具有高增益高输出摆幅的常见的两级运放。Cadence仿真结果表明:在1.8 V电源电压下,输出基准电压约为534 mV,温度在-25～100℃范围内变化时,温度系数为4.8 ppm/℃,低频电源抑制比为-84 dB,在1.6～2.0 V电源电压变化范围内,电压调整率为0.15 mV/V。; 张长春吕超群郭宇锋方玉明陈德媛李卫; 关键词：带隙基准温度系数电源抑制比

2.5Gb/s PS/PI型半速率时钟数据恢复电路设计被引量：2: 2014年; 采用标准0.18μm CMOS工艺,设计了一种相位选择(PS)/相位插值(PI)型半速率时钟数据恢复电路。该电路主要由半速率Bang-Bang鉴相器、改进型PS/PI电路、数字滤波器和数字控制器等模块构成。改进型PS/PI电路通过两个相位选择器和两个相位插值器实现正交时钟的产生,相较于传统结构,减少了两个相位选择器,降低了复杂度和功耗。数字滤波器和数字控制器通过Verilog代码自动综合生成,降低了设计难度。Cadence仿真结果表明,输入2.5Gb/s伪随机数据时,电路在1.8μs时锁定,锁定后恢复出的时钟和数据峰峰值抖动分别为17.71ps和17.89ps,可以满足短距离I/O接口通信的需求。; 李轩张长春李卫郭宇锋张翼方玉明; 关键词：时钟数据恢复半速率

宽范围连续速率时钟数据恢复电路的设计被引量：1: 2014年; 采用0.18μm CMOS工艺,设计了一种连续速率时钟与数据恢复（CDR）电路。该CDR电路主要由全速率鉴频鉴相器、多频带环形压控振荡器、电荷泵等模块组成。其中,全速率鉴频鉴相器不但具有很好的鉴频鉴相功能,而且结构简单,减小了功耗和面积。多频带环形压控振荡器不但调谐范围很宽,而且引入到环路中的调谐增益较低,解决了高振荡频率和低增益之间的矛盾问题。采用自举基准和运放的电荷泵减小了各种非理想因素的影响。仿真结果表明,该CDR电路版图尺寸为265μm×786μm,功能正常,且能恢复622~3 125Mb/s之间的伪随机数据;在1.8V电源电压下,输入伪随机速率为3 125Mb/s时,功耗为100.8mW,恢复出的数据和时钟的抖动峰峰值分别为5.38ps和4.81ps。; 马庆培张长春陈德媛郭宇锋刘蕾蕾; 关键词：鉴频鉴相器锁存器

应用于全数字锁相环的时间数字转换器设计被引量：6: 2014年; 采用标准0.18μm CMOS工艺,设计了一种应用于全数字锁相环中检测相位差大小的时间数字转换电路(TDC)。针对传统TDC电路的不足,通过加入上升沿检测电路,扩大计数器位宽,使得TDC电路不仅能完成时数转换的基本功能,而且提高了时数转换的准确性,扩大了测量范围。该设计完成了RTL级建模、仿真、综合及布局布线等整个流程。仿真结果表明,该TDC电路工作正常,在1.8 V电源电压下,功耗为10 mW,能达到的分辨率约为0.3 ns,版图尺寸为255μm×265μm。; 张陆张长春李卫郭宇锋方玉明; 关键词：专用集成电路全数字锁相环相位检测

一种新颖的正交输出伪差分环形VCO的设计被引量：4: 2014年; 设计了一种基于标准0.18μm CMOS工艺的4级延迟单元的全差分环形压控振荡器。提出了一种新颖的环形振荡器电路结构,通过结合控制耦合强度与改变负载电阻值的方法,改善了单一技术在有限的电压范围内的调谐线性度,实现整个电压范围内的高调谐线性度;采用双通路技术提高了振荡频率,同时运用交叉耦合正反馈减少输出电平翻转时间,改善相位噪声特性,提高性能。后仿真结果表明,在电源电压为1.8 V时,VCO的中心频率为2.8 GHz,核心电路的功耗为18.36 mW,调谐范围为2.05 GHz^3.35 GHz,当频率为2.8 GHz时,相位噪声为-89.6 dBc/Hz@1 MHz。; 房军梁张长春陈德媛郭宇锋刘蕾蕾方玉明; 关键词：环形压控振荡器相位噪声线性度

高锁定范围半盲型过采样时钟数据恢复电路设计: 2014年; 采用标准0.18 μm CMOS工艺,设计了一种高锁定范围的半盲型过采样时钟数据恢复电路.该时钟数据恢复电路（Clock and Data Recovery,CDR）主要由鉴频器（Frequency detector,FD）、多路平行过采样电路、10位数模转换器（Digital To Analog Converter,DAC）、低通滤波器（Low Pass Filter,LPF）、多相位压控振荡器（Voltage Controlled Oscillator,VCO）等构成.该CDR电路采用模数混合设计方法,并提出了基于双环结构实现对采样时钟先粗调后微调的方法,并且在细调过程中提出了加权调相的方法缩短采样时间.仿真结果表明,该CDR电路能恢复1.25～4.00 Gbps之间的伪随机数据电路,锁定时间为2.1 μs,VCO输出的抖动为47.12 ps.; 高宁张长春方玉明郭宇锋刘蕾蕾; 关键词：时钟数据恢复 CLOCK RECOVERY

一种6.25Gb/s模拟自适应均衡器的设计: 2014年; 采用标准0.18μm CMOS工艺,设计了一种速率达6.25Gb/s的自适应模拟均衡器。均衡滤波器单元采用一种改进的有源负反馈结构,增加了高频补偿带宽和补偿范围。自适应回路具有自适应检测功能,能够根据不同的信道损耗产生不同的控制电压,用于调整均衡滤波器,进行高频补偿。对于标准的FR-4印刷电路板,在4GHz处,该均衡器能够补偿高达16.97~24.87dB的轨线损耗,可以有效减小非理想信道引起的码间串扰,并降低误码率。仿真结果表明,电路工作正常,经过FR-4线畸变的6.25Gb/s伪随机信号通过均衡器后的峰峰值抖动小于0.3UI。; 赵宗良张长春李卫郭宇锋刘蕾蕾张翼; 关键词：码间串扰

一种0.18μm CMOS可编程分频器的设计: 2014年; 采用标准0.18μm CMOS工艺,设计了一种可编程分频器。基于基本分频单元的特殊结构,对除2/除3单元级联式可编程分频器的关键模块进行改进,将普通的CML型锁存器集成为包含与门的锁存器,提高了电路的集成度,有效地降低了电路功耗,提升了整体电路速度,并使版图更为紧凑。后仿真结果表明,在1.8V电源电压,输入频率fin=1GHz的情况下,可实现任意数且步长为1的分频比,相位噪声为-173.1dBc/Hz@1 MHz,电路功耗仅为9mW。; 郑立博张长春郭宇锋方玉明刘蕾蕾; 关键词：可编程分频器相位噪声

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中国博士后科学基金(2012M521126)

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机构

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