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一种应用于多通道模数转换器的串行输出接口设计被引量：3: 2018年; 本文设计了一款适用于高速多通道模数转换器的串行输出接口,包括扰码、并串转换、DLL与CML等模块,实现了3∶1并转串输出.相比于传统串行扰码发生器的结构,本文提出了一种新的并行扰码发生器设计方法,能缩短关键路径的延时.同时,文中还对串行输出接口进行了设计优化,降低了温度、电压波动带来的影响,面积、功耗等性能均有提升.串行输出接口采用65nm CMOS工艺设计,数字模块电路(扰码发生器、并串转换电路、DLL)的版图面积为72μm×97μm,CML输出电路的版图面积为85μm×53μm.版图后仿真显示单通道总功耗11.5mW,在不同输入相位下均能实现并行1.33Gb/s×3bits到串行4Gb/s×1bit的并串转换,满足模数转换器对输出接口的要求.; 穆敏宏叶凡任俊彦; 关键词：延迟锁定环

一种采用时间交织结构的低功耗Pipelined SAR模数转换器设计: 2015年; 设计了一款低功耗12bit 100MS/s流水线逐次逼近型模数转换器(Pipelined SAR ADC),提出了一种第二级子模数转换器时间交织的结构,改善了模数转换器的采样率;优化Pipelined SAR ADC前后级子ADC的位数关系,同时结合半增益运算放大器技术,降低了运放的设计难度,减小了运放的功耗.本设计是在TSMC65nm LP工艺下设计实现的,在电源电压为1.2V,采样率为100MS/s,输入信号为49.1MHz时,此ADC可达到69.44dB的信噪比(SNDR)和74.04dB的无杂散动态范围(SFDR),功耗为8.6mW.; 周浩沈骁樱陈迟晓叶凡任俊彦; 关键词：模数转换器流水线低功耗

一种具有2-bit/cycle结构的400-MS/s 8-bit逐次逼近型模数转换器设计: 2014年; 设计了一种高速的逐次逼近型模数转换器(Successive Approximated Register Analog-Digital Converter,SAR ADC),与传统SAR ADC相比,该ADC除了采样电容阵列,额外使用了一个辅助数模转换器(Auxiliary Digital-Analog Converter,AUX-DAC)来实现2-bit/cycle.系统设计的SAR ADC使用了一个共享的内插预放大器,可以将输入信号和比较器隔离开,减小了比较器的回踢噪声.为了进一步提高转换速度,采用比较器交替工作模式,其输出结果直接送给电容阵列进行处理,与传统SAR ADC相比大大减小了逻辑延时.由于架构中使用了多路比较器,因此采用前台校准技术用来校正比较器的失调电压.后仿结果表明该ADC在400M采样速率和1.2V的电源电压下,可以实现48dB的SNDR,功耗为5.6mW,优值FoM为67fJ/conversion-step.; 代国宪陈迟晓叶凡任俊彦

基于FPGA的超高速时间交织ADC后台校准技术被引量：2: 2018年; 针对时间交织模数转换器(TI-ADC)三项主要失配误差(采样时间间隔失配误差、偏移失配误差和增益失配误差),提出一种基于FPGA的数字后台校准技术.失配误差值可通过校准算法得出,此校准算法基于统计近似的数学方法.反馈调节被用来减少TI-ADC的三项主要失配误差.此技术采用片外校准方式,校准算法在FPGA内部完成,校准调节电路在TI-ADC内部完成.实验结果表明:TI-ADC校准后与校准前比较,平均有效位数(ENOB)和平均无杂散动态范围(SFDR)分别提高0.58和11.28d Bc,验证了该后台校准技术的有效性.; 白文帅武锦吴旦昱周磊武梦龙; 关键词：校准技术反馈调节

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国家高技术研究发展计划(2013AA014101)