“核心电子器件、高端通用芯片及基础软件产品”国家科技重大专项(2009ZX01030-001-002)
- 作品数：12 被引量：11H指数：2
- 相关作者：严晓浪潘赟郑丹丹黄凯吕冬明更多>>
- 相关机构：浙江大学杭州朔天科技有限公司杭州中天微系统有限公司更多>>
- 发文基金：国家科技重大专项国家自然科学基金中央高校基本科研业务费专项资金更多>>
- 相关领域：自动化与计算机技术电子电信更多>>
- 基于旁路通道的片上网络差别型服务实现方法被引量：2
- 2013年
- 针对面向实时应用的片上多处理系统对片上网络提出的低延迟和低抖动通信质量要求,提出一种高效的QoS实现方法.该方法对于路由器中的旁路通道采用预先申请和动态调度机制,根据任务的通信需求和优先级制定了合理的资源分配和冲突处理规则.其中低延迟服务机制利用旁路和专用虚通道使延迟敏感消息尽快转发,低抖动服务机制利用虚通道保留技术和自适应路由算法维持突发消息的传输连续性.实验结果表明:与仅基于优先级和专用虚通道的QoS方法相比,该QoS方法使延迟敏感消息的平均延迟降低了41%,突发消息的平均延迟差异降低了39%,能为片上系统应用提供高质量的差别型服务.
- 全励程爱莲潘赟丁勇严晓浪
- 关键词：片上网络服务质量
- 面向MPSoC性能评估的高速缓存建模技术
- 2015年
- 分析现有的面向MPSoC性能评估的高速缓存建模技术的缺点,提出用于本机模拟的静态分析和动态标注相结合的缓存建模技术.该技术采用GCC剖析,避免了命中判断时标签比较,扩展了缓存更新的粒度.建立准确的指令和各类型变量在目标平台的地址映射表,提高了仿真速度和评估的准确性.该技术支持对多级缓存的建模,扩展了对多处理器平台的支持.实验结果表明,该技术的评估速度和准确性均优于现有技术.
- 修思文李彦哲黄凯马德晏荣杰严晓浪
- 面向非写分配高速缓存的一致性协议及实现
- 2015年
- 针对现有的高速缓存一致性协议应用在基于写回、非写分配缓存的多核处理器的缺点,提出一种新颖的基于写干涉的一致性协议,并加以硬件实现.采用写干涉协议,在处理器产生写缺失操作时,可以把数据直接写到系统中其他处理器有效的该高速缓存行中;支持"脏数据"的延迟回写和缓存间的数据拷贝;且系统中只要存在有效的被请求的缓存行就可以提供数据,避免不必要的共享存储器访问.实验结果表明,该文提出的写干涉协议与MOESI协议相比,显著减少了对共享存储器的访问,提高了整个系统性能,同时大幅降了低动态功耗.
- 修思文黄凯余慜谢天艺葛海通严晓浪
- 关键词：多核处理器
- 基于双维序路由策略的低能耗NoC网络分配被引量：1
- 2012年
- 在片上网络(NoC)的网络分配与任务映射相配合的路径分配中,单维序路由策略会限制可行解空间。为此,提出一种基于双维序路由策略的网络分配方法。在路径分配步骤中采用双维序路由法,设计以带宽、延时和无死锁为约束条件、以降低动态及静态能耗为优化目标的遗传算法。实验结果表明,该方法可以扩大任务映射的可行解空间,求解最小所需带宽比单维序法平均减少6.3%,且在各种带宽场合时均能求得更低能耗解。
- 全励潘赟丁勇沈海斌严晓浪
- 关键词：片上网络低能耗遗传算法
- 基于可扩展标准单元的半定制电路设计方法被引量：1
- 2013年
- 针对芯片设计中关键路径优化不足的问题,提出了基于可扩展标准单元的半定制电路设计方法。采用逻辑功效模型分析了关键路径,根据分析结果,通过使用Cadance工具的开发语言编程设计了具有完备驱动能力的扩展单元集,通过使用hspice工具仿真扩展单元的时序,通过使用逻辑功效优化算法将关键路径中延时较大的标准单元替换成具有理想驱动能力的扩展单元从而减少了单元延时,以获得最短路径延时,实现了设计流程自动化,获得了良好的工艺可移植性和设计灵活性;以处理器芯片为实验电路,采用台积电的4种工艺,分别使用扩展单元和标准单元完成了芯片的物理设计和时序仿真。实验结果表明,主流工艺下基于可扩展标准单元的半定制设计方法可以充分优化关键路径和缩短延时,有效地提升电路的主频。
- 李碧琛沈海斌郑丹丹严晓浪
- 关键词：芯片设计
- 基于投机执行的两级退休机制
- 2015年
- 针对超标量处理器中指令长时间占用重排序缓存引起指令退休缓慢的问题,提出了一种基于投机执行的两级退休机制。该方案根据指令有无异常和预测错误风险将指令分为有风险指令和无风险指令,对重排序缓存进行轻量化改进,只有存在异常和预测风险的指令才允许进重排序缓存,在确认风险消除后将指令快速退休。重命名寄存器从重排序缓存分离,负责寄存器重命名和结果乱序回写。实验结果表明,在硬件资源相同的情况下,基于该方案的处理器比传统的按序退休处理器的性能平均提高28.8%以上。
- 段凌霄孟建熠李晓明
- 关键词：超标量
- 基于随机延时的嵌入式CPU抗DPA硬件架构
- 2015年
- 针对嵌入式CPU运行加解密算法时产生的功耗边道效应问题,提出了一种基于随机延时的抗DPA攻击的嵌入式处理器架构。该架构在处理器前级流水级中插入随机的等待延时,在时间轴上对每一次程序运行的功耗轨迹进行干扰,从而达到抗DPA攻击目的。实验表明,该架构具有良好的抗差分功耗分析的特性,且硬件电路的设计复杂度较低。
- 段凌霄孟建熠严晓浪
- 关键词：DES
- 基于双阈值电压分配算法的芯片功耗优化设计
- 2014年
- 从电路的静态功耗出发,提出了一种基于双阈值电压分配算法来优化电路静态功耗的方法。在不影响电路时序性能的基础上,该算法能有效地区分电路中的关键节点和非关键节点,使得分配在高阈值电压的单元数量最大化,从而实现静态功耗最小化。基于TSMC 40 nm工艺对32位嵌入式CPU采用该双阈值电压分配算法和现有的算法进行对比验证。实验表明,该算法可使芯片的静态功耗降低16.6%,优化时间缩短95.2%,是一种有效的降低芯片静态功耗的方法。
- 冉帆郑丹丹张培勇严晓浪吕冬明葛海通
- 关键词：功耗优化静态时序分析
- 基于标准单元库扩展的快速乘法器设计被引量：5
- 2012年
- 设计并实现17×17 bit带符号数字乘法器。为了提高乘法器的性能,采用改进的Booth编码算法、Wal-lace树型结构以及基于标准单元库扩展的设计方法。该方法使用逻辑功效模型分析乘法器的关键路径,通过构造驱动能力更为完备的单元以实现关键路径中每一级门功效相等,从而得到最短路径延时。将TSMC 90 nm标准单元库扩展得到扩展单元库,使用两个单元库版图分别实现数字乘法器,基于扩展单元库实现的乘法器速度提升10.87%。实验结果表明,基于标准单元库扩展的半定制设计方法可以有效提升电路的性能,这种方法尤其适用于电路负载过大的情况。
- 曾宪恺郑丹丹严晓浪吕冬明葛海通
- 关键词：乘法器WALLACE树
- 一种使用边缘方向图的去马赛克算法
- 2013年
- 提出一种适用于Bayer格式图像的去马赛克算法,其核心在于为重建插值产生准确的边缘方向图.首先,由改进的边缘检测算子产生初始的边缘方向图,并使用十字形中值滤波器对初始的边缘方向图进行滤波,最大程度地去除初始方向图中孤立的错误插值方向.其次,基于滤波后的边缘方向图,运用统计分析以确定细致纹理及边界交界处的插值方向.最终,对在准确的边缘方向图的指导下完成重建插值的图像进行细化以消除插值人工痕迹.实验证明,本算法不仅颜色峰值信噪比(color peak signal-to-noise ratio,CPSNR)高于其他几种经典及近期算法,在边缘细致区域依然保持了很高的恢复质量,而且保持了较低的计算量,在性能和开销之间取得了很好的平衡.
- 丁文潘赟严晓浪
- 关键词：插值算法
