您的位置: 专家智库 > >

国家高技术研究发展计划(2004AA1Z1020)

作品数:6 被引量:18H指数:3
相关作者:严晓浪葛海通孟建熠刘坤杰张欣更多>>
相关机构:浙江大学更多>>
发文基金:国家高技术研究发展计划更多>>
相关领域:自动化与计算机技术自然科学总论电子电信更多>>

文献类型

  • 6篇中文期刊文章

领域

  • 4篇自动化与计算...
  • 1篇电子电信
  • 1篇自然科学总论

主题

  • 4篇嵌入式
  • 4篇处理器
  • 2篇低功耗
  • 2篇内存
  • 2篇内存管理
  • 2篇内存管理单元
  • 2篇功耗
  • 2篇管理单元
  • 1篇低功耗设计
  • 1篇寻址
  • 1篇硬核
  • 1篇扫描链
  • 1篇设计方法
  • 1篇随机存储器
  • 1篇内容寻址存储
  • 1篇内容寻址存储...
  • 1篇片上系统
  • 1篇嵌入式处理器
  • 1篇嵌入式调试
  • 1篇嵌入式应用

机构

  • 6篇浙江大学

作者

  • 6篇葛海通
  • 6篇严晓浪
  • 3篇孟建熠
  • 2篇刘坤杰
  • 1篇何仙娥
  • 1篇黄凯
  • 1篇游海亮
  • 1篇殷燎
  • 1篇游海量
  • 1篇王荣华
  • 1篇武淑丽
  • 1篇张欣

传媒

  • 2篇计算机应用研...
  • 2篇电路与系统学...
  • 1篇江南大学学报...
  • 1篇浙江大学学报...

年份

  • 1篇2011
  • 1篇2010
  • 2篇2009
  • 2篇2007
6 条 记 录,以下是 1-6
排序方式:
一种面向微处理器验证的分层随机激励方法被引量:8
2010年
针对日趋复杂的微处理器功能验证,提出一种基于分层思想的受限随机激励产生方法,通过测试层、场景层、功能层和指令层的多层约束,实现随机激励在不同粒度范围的高度可控性,精炼测试空间,加快验证的收敛速度。采用可配置的功能库,将处理器功能行为单元作为随机激励的构建基础,产生逻辑功能与通信接口结合的随机激励,实现系列处理器的验证复用。CKCore处理器验证的实验结果表明,该方法与受限随机激励相比,在功能覆盖率相同的情况下,激励编写量减少60%;在仿真时间相同的情况下,功能和代码覆盖率分别改善10%和5%以上,有效提高处理器验证的质量和效率。
张欣黄凯孟建熠殷燎严晓浪葛海通
关键词:微处理器
一种嵌入式处理器IP的硬核建模技术及实现被引量:1
2009年
本文介绍了嵌入式处理器IP硬核的整套建模技术,并成功应用于一款32位高性能嵌入式处理器。生成的模型能准确描述IP硬核特性,符合业界工具标准输入格式并更易于使用,而且模型以加密或接口模型的方式很好地保护了IP核的知识产权。已有两款使用该处理器IP的SoC系统芯片基于这些模型流片成功,验证了模型的正确性和适用性。
何仙娥严晓浪葛海通
关键词:系统芯片建模技术
一种基于JTAG协议的嵌入式调试接口设计方法被引量:4
2007年
提出了一种新的嵌入式调试接口设计方法,设计者可以重用JTAG标准的串行接口进行监视,跟踪并分析在嵌入式微处理器上运行的程序.通过采用调试接口电路的流水线映像寄存器组和特殊数据通路,可以避免在CPU关键路径上插入扫描链实现"非侵入性"的调试功能.为了提高JTAG接口的数据传输效率,指令寄存器和相关控制逻辑被重新设计.在JTAG转换器的设计中,提出如何通过采用JTAG调试代理协议来简化调试工具的移植,这种方法通过了硅验证,调试接口已被成功应用于CK510平台上.
游海量葛海通严晓浪
关键词:中央处理器扫描链
一种嵌入式处理器Cache的可在线配置和低功耗设计
2009年
本文提出了一种基于"组拼合"技术的嵌入式片上高速缓存(Cache)在线可配置结构。在线可配置Cache可以针对不同的应用,配置Cache的组关联等参数,从而在保持应用性能基本不变的前提下,有效降低Cache的动态功耗。其中水平组拼合方式与Gated-Vdd技术配合使用,不仅可以有效降低动态功耗,而且可以降低超深亚微米工艺中不断凸现的静态漏电功耗。将该结构应用于32-bit嵌入式处理器CK510中,PowerStone测试基准中的一组应用测试表明,组拼合可在线配置Cache结构可以显著降低处理器功耗。
刘坤杰孟建熠严晓浪葛海通
关键词:嵌入式处理器
基于预测缓存的低功耗TLB快速访问机制被引量:2
2011年
基于存储器访问局部性原理,提出了一种基于预测缓存的低功耗转换旁置缓冲器(TLB)快速访问机制。该机制采用单端口静态随机存储器(SRAM)代替传统的内容寻址存储器(CAM)结构,通过匹配搜索实现全相连TLB的快速访问,在两级TLB之间设计可配置的访问预测缓存,用于动态预测第二级TLB访问顺序,减少第二级TLB搜索匹配的延时,并有效降低第二级TLB访问功耗。采用该机制明显降低了TLB的缺失代价,当第一级TLB缺失时访问第二级TLB的平均访问延时接近1个时钟周期,约为原有平均访问延时的20%,增加的面积开销仅为原内存管理单元的1.81%左右,具有低成本、低功耗的特征。
武淑丽孟建熠王荣华严晓浪葛海通
关键词:内存管理单元内容寻址存储器静态随机存储器低功耗
面向嵌入式应用的内存管理单元设计被引量:4
2007年
提出了一种面向嵌入式应用的内存管理单元(MMU)的全综合设计结构,其地址转译缓存(TLB)采用多级结构,包括第一级分离的组相联微指令μITLB和微数据μDTLB及第二级统一的全相联JTLB.第一级μITLB和μDTLB表项少且组相联,查询速度快;第二级JTLB可采用多周期查询方式,易于高速综合实现.选取Mibench测试基准集中的部分典型应用,通过嵌入式片上系统(SoC)设计样例,验证了该MMU结构的应用适应性.SoC设计实验结果表明,多级TLB结构MMU的系统性能与单级全相联结构最大仅相差3.8%.将设计的MMU集成在自主开发的高端32-bit嵌入式芯核CK520中,在0.18μm 6层金属工艺最差工作条件下,处理器的时钟频率达到230MHz以上,面积仅增加了7.6%.
刘坤杰游海亮严晓浪葛海通
关键词:内存管理单元片上系统
共1页<1>
聚类工具0