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"前导零预测——并行修正"算法中错误的分析和修正: 2007年; 前导零预测(又称前导-预测)逻辑电路是提高浮点加法器性能的关键.Bruguera和Tomas Lang提出了一种并行修正的算法.该算法结构清晰,且能减少预测的延时.但是该算法存在一个设计失误从而将导致错误的结果.于是分析了错误形成的原因,改进了算法并证明了改进的正确性.; 凌智强谈民曾献君

触发器的性能和功耗的分析与比较: 2008年; 触发器性能和功耗的提高对整个电路的设计有极其重要的作用,为了设计出高性能低功耗的电路,优化触发器性能和功耗的设计显得极为重要。对触发器的各种参数进行阐述,对一些典型的触发器进行分析和比较,对有关论文中提出的几种低功耗的触发器进行介绍和部分比较,也对以后触发器的发展方向进行展望,为以后合理地利用现有的标准单元库的触发器和提出更高性能的触发器做下铺垫。; 张璇张民选李少青; 关键词：触发器电路设计低功耗

使用取指策略控制同时多线程处理器中个体线程的性能被引量：4: 2008年; 当前,对同时多线程(Si multaneous Multithreading,SMT)处理器取指策略的研究大都集中在总体性能的优化上.文中提出一种新颖的SMT处理器取指策略(Controlling Performance of Individual Thread,CPIT),用于控制个体线程的执行.结果表明,对于模拟的所有负载,CPIT在94%以上的情况下都能保证受控线程获得期望性能.而对于失败的情况,受控线程的平均性能偏差不超过1.25%.此外,CPIT策略对处理器总体性能的影响并不大.与ICOUNT这种以优化性能为目标的取指策略相比,总体性能的平均降低不超过3%,而除受控线程外的其他线程的性能平均只降低了1.75%.; 孙彩霞张民选; 关键词：同时多线程取指策略资源分配

流处理器中支持非规格化浮点数的硬件实现: 2007年; IEEE754标准规定了浮点非规格化数的处理,但这种数据类型计算非常复杂以至于很多设计采用软件而不是硬件的方式来处理非规格化数.软件方法会增加数据处理时间,在流处理器中,为了提高数据处理效率没有设置中断/自陷机制,不能采用软件方法来处理非规格化数据,为此,提出一种硬件识别和处理非规格化数的方法,在融合乘加部件架构基础上只增加少量额外的硬件代价,就可以对浮点非规格化数进行处理,这种方法大大提高了非规格化数据的处理速度.; 李勇方粮; 关键词：IEEE754标准

一种基于统计信息的Cache漏流功耗估算模型: 2007年; 本文提出了一种基于统计信息的Cache漏流功耗估算模型。该模型通过对Cache访问间隔时间的统计,估算出不同衰退间隔条件下Cache的漏流功耗。根据该模型所设计的Cache漏流功耗模拟器与Hotleakage漏流功耗模拟器相比,对于Cache漏流功耗估算的结果平均偏差小于3.46%。该模型可以用于Sleep Cache与Drowsy Cache中,估算不同衰退间隔下Cache漏流功耗比率,选取最优衰退间隔,最大程度地降低Cache漏流功耗。; 周宏伟张承义张民选; 关键词：CACHE 漏流功耗

An Improved High Fan-in Domino Circuit for High Performance Microprocessors: 2008年; An improved high fan-in domino circuit is proposed. The nMOS pull-down network of the circuit is divided into several blocks to reduce the capacitance of the dynamic node and each block only needs a small keeper transistor to maintain the noise margin. Because we omit the footer transistor, the circuit has better performance than the standard domino circuit. A 64-input OR-gate implemented with the structure is simulated using HSPICE under typical conditions of 0.13μm CMOS technology. The average delay of the circuit is 63.9ps, the average power dissipation is 32.4μW, and the area is l15μm^2. Compared to compound domino logic, the proposed circuit can reduce delay and power dissipation by 55% and 38%, respectively.; 冯超超陈迅衣晓飞张民选

基于模拟存储器的FPGA原型验证系统: 2007年; 当前ASIC功能验证流程中,FPGA原型验证系统的可调试性一直是制约验证速度的重要障碍。本文提出了一种模拟存储器技术,即将FPGA板上的存储请求映射到PC机上,由PC机上的软件模拟存储器的行为。通过此技术,功能验证工程师可以非常方便地记录和分析测试用例的执行轨迹,以及设置访存事务级的断点等,大大增加了验证板的可调性。同时,模拟存储系统的设计复杂度和成本也低于由硬件实现的大容量存储系统,有助于降低FPGA原型验证板的设计复杂度。; 张明周宏伟张民选; 关键词：ASIC FPGA

基于Gray码的时钟域切换技术研究及应用: 为了克服跨时钟域逻辑设计中的异步问题,文章提出并实现了—种基于Gray码的时钟域切换技术,并充分比较了异步FIFO读写指针利用自然二进制码与Gray码进行设计的利弊。经过在网络路由器的应用表明,基于Gray码的异步FIF...; 童刚马驰远孙永节; 关键词：多时钟域亚稳态 GRAY码异步FIFO; 文献传递

基于统计信息的Cache漏流功耗估算方法被引量：1: 2008年; 随着工艺尺寸的缩小,漏流功耗逐渐成为制约微处理器设计的主要因素之一.Sleep Cache与Drowsy Cache是两种降低Cache漏流功耗的重要技术.基于统计信息的Cache漏流功耗估算方法(SB-CLPE)用于对Sleep Cache或Drowsy Cache进行Cache漏流功耗估算,根据该方法设计的Cache体系结构能够在程序执行过程中实时估算Cache漏流功耗.通过对所有Cache块的访问间隔时间进行统计,SB-CLPE可以估算出使用不同衰退间隔时Cache的漏流功耗,从而得到使Cache漏流功耗最低的最佳衰退间隔.实验表明,SB-CLPE对Sleep Cache的漏流功耗的估算结果与HotLeakage漏流功耗模拟器通过模拟获得的结果相比,平均偏差仅为3.16%,得到的最佳衰退间隔也可以较好吻合.使用SB-CLPE的Cache体系结构可以用于在程序执行过程中对最佳衰退间隔进行实时估算,通过动态调整衰退间隔以达到最优的功耗降低效果.; 周宏伟张承义张民选; 关键词：统计信息漏流功耗 SLEEP CACHE CACHE

公平运行同时多线程处理器中的线程被引量：1: 2008年; 同时多线程(SMT,Simultaneous Multithreading)处理器中,取指策略隐式的决定了共享资源在线程之间的分配,进而决定了吞吐量和公平性.然而,前面对取指策略的研究大都集中在吞吐量优化上,对公平性的研究极少.本文把公平性作为优化目标,提出了一种新颖的取指策略FAIR.实验结果表明:对于所有类型的负载,FAIR都能获得很好的公平性,RPRrange都不超过5%.而且,FAIR并没有以牺牲吞吐量来获取公平性.与ICOUNT这种典型的以优化吞吐量为目标的取指策略相比,FAIR的吞吐量平均只降低了3.8%.; 孙彩霞张民选; 关键词：同时多线程取指策略吞吐量

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国家高技术研究发展计划(2005AA110020)